第六章电路参数及其提取.pptxVIP

第一节 信号传输延迟数字电路的延迟由四部分组成： 门延迟 连线延迟 扇出延迟 大电容延迟一、CMOS门延迟由与输出节点相关的微分方程描述近似处理简化的RC充放电近似tp = 0.69 CL (Reqn+Reqp)/2ln(2)RpRpBACintCLRnANAND 的延迟估计延迟和输入信号相关Low － high变化两个输入同时变低tpLH－ 0.69 Rp/2 CL只有一个输入变低tpLH－ 0.69 Rp CLHigh － low 变化两个输入同时变高tpLH－ 0.69 2Rn CLRnBfringeinterwirepp二、连线延迟(r,c,L)RDriverVoutVinVNClumpedDriverr?Lr?Lr?Lr?Lr?LVoutVinVNc?Lc?Lc?Lc?Lc?Lcwirecapacitance per unit lengthRC延迟描述引线RC延迟的模型可以分为集总模型（lumped model）和分布模型（distributed model） 简单适于短引线集总模型r,c单位长度的引线电阻、电容RC延迟网络节点分得很密节点i的电压所满足的方程分布模型（distributed model）延迟时间与连线的长度的平方成正比！长连线加驱动器－缓冲器buffer－反相器链RDriverrw,cw,LVoutVin门延迟和引线延迟一起考虑门延迟和引线延迟的总延迟时间为t= 0.69RDriverCw + (RwCw)/2 = RDriverCw + 0.5rwcwL2 Rw = rwL , Cw = cwL长连线加驱动器－缓冲器buffer－反相器链CLK4CLK1buffer4buffer1750Cubuffer0buffer2CLK21500CuCLK3CLKPADbuffer3Cu1200Cu500Cu三、电路扇出延迟 逻辑门的输出端所接的输入门的个数称为电路的扇出：Fout。 对于电路扇出参数的主要限制是： 扇出端的负载等于每个输入端的栅电容之和： 在电路设计中， 如果一个反相器的扇出为N，即Fout=N。其驱动能力应提高N倍，才能获得与其驱动一级门相同的延迟时间。否则它的上升及下降时间都会下降N倍。CLCL采用加入缓冲器使大扇入和大扇出相隔离四、大电容负载驱动电路问题：一个门驱动非常大的负载时，会引起延迟的增大。由于外部电容比芯片内部标准门栅电容可能要大几个数量级。要想在允许的门延迟时间内驱动大电容负载，只有提高即增大W，将使栅面积L?W增大，管子的输入电容（即栅电容）Cg也随之增大，它相对于前一级又是一个大电容负载。问题并没有解决？Mead和Conway论证了用逐级放大反相器构成的驱动电路可有效地解决驱动大电容负载问题。M设计关键：驱动负载CL需要多少级才能使延迟最小？每级反相器的尺寸如何确定？驱动负载时反相器的延迟设Wp＝2Wn＝2W时上拉和下拉的电流相同，即有相同的上升和延迟时间Delay=Delay(本征）＋ Delay(负载）等价于RC网络对于反相器链有：Cgin，j未知若反相器间保持固定的比例则设每级间的尺寸比为f，即每级有相同的延迟对于给定的负载CL和输入电容Cin，可以确定其比例F，从而得到延迟最小条件下的优化尺寸忽略了反相器自身的负载，本征负载Cint反相器链举例Logical Effort 延迟模型一般分析逻辑门的延迟是基于负载的，若要准确计算需要精确的寄生参数和版图信息。但在逻辑设计和电路设计阶段，无法得到这些信息，因此需要新的模型对延迟进行预算，而不必基于准确的寄生参数。Logical Effort，LE通过比较不同逻辑结构的延迟，评估CMOS电路的延迟逻辑门中的延迟门延迟: gate delay门延迟的仔细区分d = h + p依赖寄生特性effort delayintrinsic delayEffort delay:依赖于负载和逻辑特性h = g feffective fanout = Cout/Cinlogical effortLogical effort 与电路拓扑结构相关，与器件的尺寸无关Effective fanout (electrical effort) 是负载和器件尺寸的函数Logical Effort反相器的logical effort 和 intrinsic delay 是所有静态CMOS 门中最小的，取为1Logical effort 是该逻辑门和反相器在流过相同电流的条件下逻辑门的输入电容与反相器的输入电容的比值，它独立于MOSFET的尺寸逻辑门越复杂，Logical effort 越大BABAAA + BA ? BAAAABBLogical effort 是该逻辑门和反相器在流过相同电流的条件下逻辑门的输入电容与反相器的输入电容的