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门控时钟单元IP核的设计 　　摘要:门控时钟是VLSI设计中降低功耗的一种主要技术,将门控时钟设计为一个独立的IP,可以降低设计的复杂性。在对门控时钟的基本工作原理和结构分析的基础上,本文给出了将门控时钟单元电路设计为一个独立IP核的设计流程,并生成了系统物理设计和验证阶段所需要的库文件。设计结果已成功地应用于高性能、低功耗嵌入式CPU的设计。 　　关键词:门控时钟单元;IP核;低功耗;静态时序分析 　　中图分类号:TN47 文献标识码:A 　　 　　1引 言 　　 　　在同步电路中,每个时序单元都有一个时钟信号,时钟信号通过时钟网络连接到各个时序单元,时钟网络能够提供足够的驱动并且能将时钟偏移控制在一定的范围内。但是由于时钟信号在系统工作期间不断地翻转,以及时钟网络的产生使线网电容增加,导致系统功耗增加,当时序单元中寄存器的状态不需要改变或者一些功能模块(如ALU,内存,FPU等)在某一个时间段空闲时,关闭其时钟信号是降低时序电路时钟信号功耗的一种有效途径。有研究表明,数字计算机中时钟信号的功耗占总功耗的15%-45%之多[1]。 　　门控时钟技术[1-4]能够有效减少电路中的冗余翻转,将空闲电路模块的时钟信号临时关闭以减小电路的功耗,是一种重要的降低时钟信号功耗的方法。通常门控时钟引入是在设计的逻辑综合阶段,加入门控时钟综合脚本,在设计中插入门控时钟结构。但是门控时钟结构中有一个锁存器,这样在综合阶段和后续的静态时序分析(STA)、自动测试模式生成(ATPG)、时钟树综合(CTS)等步骤中都要特别考虑门控时钟结构,增加了后续工作量,延长了设计的tape-out时间。但是如果将门控时钟结构做成一个独立的IP(Intellectual Property,知识产权),就能像标准单元一样使用,降低了设计测试的复杂性[4]。 　　本文详细分析了门控时钟的基本工作原理和组成结构,并给出了将门控时钟单元电路设计为一个独立IP的流程。设计的门控时钟单元IP核已成功地应用于嵌入式CPU-CKxxx(xxx为隐去的型号)的设计中。 　　 　　2门控时钟基本工作原理和结构 　　 　　 ASIC设计中一般采用上升沿触发的D触发器来组成寄存器和/或存储单元,如果D触发器要保持前一个状态的值,一般采用如图1所示的MUX电路。 　　 在图1中,当寄存器状态需要改变时,GATE端使能,输入端信号通过MUX进入D触发器,触发器的时钟一直有效,即使在GATE关闭时,D触发器也在工作。在存在大量的总线和寄存器组的设计中,这些冗余的翻转会消耗大量的功耗。如果可以使用一个门控时钟单元替代MUX,芯片的面积也将减小,功耗也就相应降低。 　　门控时钟的基本原理如图2所示。当Q值相对于前一个时钟周期保持稳定或者不需要数据通路的输出时,使Enable=0,屏蔽时钟信号CLK,否则Enable=1,使电路处于正常工作状态。 　　 对于上升沿触发的触发器,门控时钟的原理如图3所示,它在逻辑功能上与图1所示的电路相同,当EN=1时,时钟信号被屏蔽,GCLK端没有时钟信号;当EN=0时,时钟信号正常。但是,必须保证EN在时钟的前半周期达到稳定。 　　如果改用与门实现上升沿触发器的门控时钟,即使EN在时钟的前半周期达到稳定,GCLK也会出现毛刺,所以上升沿触发器的门控时钟一般利用或门实现。但是如果,EN信号在时钟的后半周期达到稳定,也会有毛刺出现。为了解决这个问题,在或门的前面加一个锁存器,这样不管EN信号何时达到,毛刺都不会传递到GCLK可以阻止。 　　图2中虚线框内是改进后的门控时钟结构,引入锁存器以后,要将或门改为与门,否则GATE信号为高电平时会将时钟信号屏蔽,导致时钟信号不能达到GCLK端。锁存器保证了GATE信号只有在CLK发生当D触发器的状态不需要改变时,GATE信号为0,这时GCLK端没有时钟信号,触发器的状态保持不变,这样就可以使D触发器在状态不需要改变时关闭触发端的时钟信号,从而达到降低功耗的目的。图5显示了门控时钟工作波形。 　　 　　3建立门控时钟单元 　　 　　由于Foundry提供的免费单元库没有门控时钟单元,为了节约设计成本,门控时钟单元需要自行设计。一个完整的门控时钟单元库需要建立以下库文件:用于版图编辑的GDS2文件、用于综合和布局布线的timing model(*.db格式和*.lib格式)和LEF文件、用于LVS的spice网表。下面给出基于TSMC18标准单元库将图2所示的结构设计为一个物理门控时钟结构单元的步骤。 　　 　　 3.1 门控时钟单元结构的Verilog HDL描述 　　下面为一个逻辑时钟单元的Verilog硬件描述: 　　#file name: gated_cell.v