南京师范大学电气与自动化工程学院电子技术基础（数字电子技术基础）课件第三章第一节 MOS逻辑门.ppt

* 3 逻辑门电路 3.1 MOS逻辑门电路 3.2 TTL逻辑门电路 3.5 逻辑描述中的几个问题 3.6 逻辑门电路使用中的几个实际问题 教学基本要求： 1、了解CMOS、TTL半导体器件的开关特性。 2、熟练掌握基本逻辑门、三态门、OD门和传输门的逻辑功能。 3、学会门电路逻辑功能分析方法。 4、掌握逻辑门的主要参数及在应用中的接口问题。 1 、逻辑门:实现基本逻辑运算和复合逻辑运算的单元电路。 2、 逻辑门电路的分类 二极管门电路 三极管门电路 TTL门电路 MOS门电路 PMOS门 CMOS门 逻辑门电路 分立门电路 集成门电路 NMOS门 3.1.1 数字集成电路简介 3.1 MOS逻辑门 1.CMOS集成电路: 广泛应用于超大规模、甚大规模集成电路 4000系列 74HC 74HCT 74VHC 74VHCT 速度慢 与TTL不兼容 抗干扰 功耗低 74LVC 74VAUC 速度加快 与TTL兼容 负载能力强 抗干扰 功耗低 速度两倍于74HC 与TTL兼容 负载能力强 抗干扰 功耗低 低(超低)电压 速度更加快 与TTL兼容 负载能力强 抗干扰功耗低 74系列 74LS系列 74AS系列 74ALS 2.TTL 集成电路: 广泛应用于中大规模集成电路 3.1.1 数字集成电路简介 3.1.2 逻辑门电路的一般特性 1. 输入和输出的高、低电平 v O v I 驱动门 G 1 负载门 G 2 1 1 输出高电平的下限值 VOH(min) 输入低电平的上限值 VIL(max) 输入高电平的下限值 VIL(min) 输出低电平的上限值 VOH(max) 输出 高电平 + V DD V OH ( min ) V OL ( max ) 0 G 1 门 v O 范围 v O 输出 低电平 输入 高电平 V IH ( min ) V IL ( max ) + V DD 0 G 2 门 v I 范围 输入 低电平 v I VNH —当前级门输出高电平的最小 值时允许负向噪声电压的最大值。 负载门输入高电平时的噪声容限： VNL —当前级门输出低电平的最大 值时允许正向噪声电压的最大值 负载门输入低电平时的噪声容限： 2. 噪声容限 VNH =VOH(min)－VIH(min) VNL =VIL(max)－VOL(max) 在保证输出电平不变的条件下，输入电平允许波动的范围。它表示门电路的抗干扰能力 1 驱动门 v o 1 负载门 v I 噪声 0.9 2.1 8 7 tPLH或tPHL(ns) 74AUC VDD=1.8V 74LVC VDD=3.3V 74HCT VDD=5V 74HC VDD=5V 类型 参数 3.传输延迟时间 传输延迟时间是表征门电路开关速度 的参数，它说明门电路在输入脉冲波 形的作用下，其输出波形相对于输入 波形延迟了多长的时间。 CMOS电路传输延迟时间 t PHL 输出 50% 90% 50% 10% t PLH t f t r 输入 50% 50% 10% 90% 4. 功耗 静态功耗：指的是当电路没有状态转换时的功耗，即门电路空载时电源总电流ID与电源电压VDD的乘积。 5. 延时?功耗积 是速度功耗综合性的指标.延时?功耗积，用符号DP表示 扇入数：取决于逻辑门的输入端的个数。 6. 扇入与扇出数 动态功耗：指的是电路在输出状态转换时的功耗， 对于TTL门电路来说，静态功耗是主要的。 CMOS电路的静态功耗非常低，CMOS门电路有动态功耗 扇出数：是指其在正常工作情况下，所能带同类门电路的最大数目。 （a)带拉电流负载 当负载门的个数增加时，总的拉电流将增加，会引起输出高电压的降低。但不得低于输出高电平的下限值，这就限制了负载门的个数。 高电平扇出数: IOH :驱动门的输出端为高电平电流 IIH :负载门的输入电流为。 (b)带灌电流负载 当负载门的个数增加时，总的灌电流IOL将增加，同时也将引起输出低电压VOL的升高。当输出为低电平，并且保证不超过输出低电平的上限值。 IOL ：驱动门的输出端为低电平电流 IIL ：负载门输入端电流之和 3.1.3 MOS开关及其等效电路 ：MOS管工作在可变电阻区，输出低电平 : MOS管截止， 输出高电平 当υI VT 当υI VT MOS管相当于一个由vGS控制的 无触点开关。 MOS管工作在可变电阻区， 相当于开关“闭合”， 输出为低电平。 MOS管截止， 相