第四章-mos逻辑集成电路.ppt

* N管为漏负载级（VGSn=VDD）， P管为源跟随器VGSp=VDSp。其分析过程与传输高电平时类似。 * * CL—传输门漏寄生电容与反相器输入电容（栅电容）之和。 * 其中第一级为主触发器，第二级为从触发器，输入信号延迟一个节拍输出。 * CL—传输门漏寄生电容与反相器输入电容（栅电容）之和。 * C2MOS电路存在的问题： 动态电荷存储节点的负载电容问题，在标准动态移位寄存器中，反相器栅极节点，其本身与输出隔离。而C2MOS电路易 受到附属到该级上负载电路的干扰，若下一级仍为相同的C2MOS级，则下一级的两个栅极电容可保证足够的动态电荷存储，否则应考虑加缓冲增加其负载能力。 * * 注意： 基于同一个时钟信号的多级P-E逻辑不能进行级联，因为每一级逻辑的输出在预充电过程已升到逻辑电平，此时，一旦时钟信号达到高电平，此高电平输出将驱动下级电路输出放电，不能进行正常的逻辑运算。 通常采用多个时钟信号控制的级联，保证鉴别过程中的输入稳定。 * * 通过分析其工作过程，可得出其名称得由来： 预充电过程中，?=“0”，每级多米诺单元输出都为低电平。 在鉴别过程中，?=“1”，若满足输入条件，第一级逻辑输出高电平，满足第二级的逻辑条件，其输出也为高电平，即在整个鉴别过程中，逻辑状态的传播能即刻通过整个级联电路，象多米诺骨牌一样，推倒一个，全部都倒。 * * 王向展 对于或非门 （n?2） ?转换电平V*向VSS移动? VNMLM?。 ?基本CMOS门电路噪容仅能保证在20%VDD。 2. 带缓冲级的CMOS门电路 由基本线路构成的CMOS门电路存在噪容低，输出波形不对称的缺点，通常以加缓冲器来解决： 输入端加反相器；输出端加反相器；输入、输出端均加反相器；加缓冲器要遵循保持原门电路逻辑功能不变的原则。 * * 王向展 缓冲级给门电路带来的性能上的改善： ? 门电路驱动能力取决于反相器特性，与各输入端所处逻辑状态无关。 ? 转移特性得到改善，转换区域变窄，噪容提高。 ? 输出电平由“0”?“1”，和“1”?“0”跳变时间近似相等，波形趋于对称。 但另一方面，加入缓冲级，使 Vi ?VO传送过程中经过了3、4级延迟，使延迟时间?，因此多用于高噪声干扰低速系统。 * * 王向展 § 4.5 动态和准静态CMOS电路 4.5.1 动态CMOS电路 由传输门和门电路构成，传输门与单沟道传送晶体管相比具有传输速度高(ron?)，逻辑电平无阈值电压损失的优点?动态CMOS电路优于单沟道NMOS动态电路。 1. 动态CMOS移位寄存器 图4.35 1/2位延时电路 * * 王向展 （1）栅电容的存储效应 一般Cgs?PF，Rgs?1010?，而Cgs存储的电荷泄放只能通过Rgs实现，则放电时间常数RgsCgs?几ms?可将电荷存储一段时间，使信号得以维持。 Vi=“1” CP(?1)上升沿 VCL“0”?“1”； Vi=“0” VCL保持“1”，直至下一个脉冲上升沿到来VCL由“1”?“0”。 （2）若将两个1/2延时电路串联，并用?2做后级脉冲，则?1 称为读入脉冲，?2读出脉冲。构成图4.36所示的动态CMOS移位寄存器。 * * 王向展 注意：?1，?2为不交叠脉冲；存在时钟最高频率和最低频率。通常脉冲选择： 单相脉冲：?1=CP，?2= 双相脉冲：?1，?2相位不同。 其信号的移位传输如图4.37所示。 图4.36 动态CMOS移位寄存器 * * 王向展 图4.37 动态移位寄存器输出波形 其中第一级为主触发器，第二级为从触发器，输入信号延迟一个节拍输出。 （3）上示电路也可称之为动态CMOS D 触发器，即： * * 王向展 2、 准静态CMOS移位寄存器 利用了静态触发器交叉耦合直流存储+栅电容电荷暂存两种效应。如图4.38所示。 图4.38 准静态移位寄存器 * * 王向展 § 4.6 CMOS变型电路 4.6.1 伪NMOS逻辑 n个输入端的与非门、或非门CMOS电路需2n个MOS管，而相应的NMOS电路只需(n+1)个MOS管。因此，模仿NMOS电路的这一特点，对CMOS电路加以改进，将PMOS负载管栅接地VSS，即可得到类似于耗尽型NMOS的特性。应注意此电路属有比电路。 与实际的NMOS电路逻辑相比： 伪NMOS逻辑由于采用PMOS负载，其沟道薄层电阻（RS= ?/t= ?Nq/t）或方块电阻约为NMOS的2~3倍，导通电阻?，功耗?（与 NMOS相比） 另一方面，由于PMOS的导通电阻?，延迟时间?。 * * 王向展 图4.