第3章 VHDL数据类型与顺序语句.ppt

第3章 VHDL数据类型与顺序语句 3.1 VHDL数据类型 3.1 VHDL数据类型 3.1 VHDL数据类型 3.1 VHDL数据类型 3.1 VHDL数据类型 3.1 VHDL数据类型 3.1 VHDL数据类型 3.1 VHDL数据类型 3.1 VHDL数据类型 3.1 VHDL数据类型 3.1 VHDL数据类型 3.1 VHDL数据类型 3.1 VHDL数据类型 3.1 VHDL数据类型 3.1 VHDL数据类型 3.1 VHDL数据类型 3.1 VHDL数据类型 3.1 VHDL数据类型 3.2 VHDL最常用的顺序语句 3.2 VHDL最常用的顺序语句 3.2 VHDL最常用的顺序语句 标识符赋值目标 数据单元赋值目标 段下标赋值目标 集合块赋值目标 3.2 VHDL最常用的顺序语句 3.2 VHDL最常用的顺序语句 3.2 VHDL最常用的顺序语句 3.2 VHDL最常用的顺序语句 3.2 VHDL最常用的顺序语句 条件句中的选择值必在表达式的取值范围内。 除非所有条件句中的选择值能完整覆盖CASE语句中表达式的取值，否则最末一个条件句中的选择必须用“OTHERS”表示。 CASE语句中每一条件句的选择值只能出现一次，不能有相同选择值的条件语句出现。 CASE语句执行中必须选中，且只能选中所列条件语句中的一条。这表明CASE语句至少要包含一个条件语句。 对任意项 输入的条件表达式， VHDL不支持。 （即条件表达式的值不能含有‘X’） 3.2 VHDL最常用的顺序语句 VHDL中最重要的语句，具有并行和顺序行为的双重性 进程和进程之间是并行执行的 进程内部所有语句都是顺序执行的 进程语句与构造体中的其余部分进行信息交流是靠信号完成的 在进程结构中必须包含一个显式的敏感信号量或包含一个WAIT语句 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY half-adder IS PORT(a, b: IN STD_LOGIC; sum, carry: OUT STD_LOGIC); END half-adder; ARCHITECTURE behav OF half-adder IS BEGIN PROCESS (a, b) BEGIN sum= a XOR b; END PROCESS END behav; latchlabel: PROCESS(oe) BEGIN IF oe=‘1’ THEN y = a; END IF; END PROCESS if_label; latchlabel: PROCESS(oe,a) BEGIN IF oe=‘1’ THEN y = a; END IF; END PROCESS if_label; 硬件的行为描述中，构造算法模型实际上就是把描述系统功能的自然语言翻译成为一组进程，每个进程完成不同的功能。为了方便系统的行为描述，通常用进程模型图（PMG）表示系统的行为。如图所示的系统分解成四个进程，每个进程完成一定的功能，进程之间的关联由箭头线表示。 ENTITY pro_com IS PORT (sa: IN BIT, q: OUT BIT) END pro_com; ARCHITECTURE folow OF pro_com IS SINGAL sta, stb: BIT: =’0’; BEGIN A: PROCESS (sa, sta) BEGIN IF (sa‘EVENT AND sa=’1’) OR