使用AllegroPCBSI应对DDR的挑战.pptVIP

添加激励和执行仿真 ? 给驱动添加激励 ? 改动参数执行假设分析(what-if)仿真 * 第五十九页，共八十八页。 传输线阻抗的影响 ? 降低传输线主干的阻抗可能在某些情况下提高信号质量。 ? 在拓扑约束规则中设置传输线分段阻抗规则。 60ohm 40ohm Z0=Rt=40 Z0=Rt=60 * 第六十页，共八十八页。 Stub长度的影响 ? 更长的stub会降低信号质量。 ? 通过设置传输线分段延迟来控制stub长度。 Stub 0mil 200mil 10 * 第六十一页，共八十八页。 ? 串扰有邻近的信号线产生。 ? 扫描平行间距和长度等参数。 在拓扑约束规则中设置 Max Parallel和Max Xtalk。 串扰的影响Crosstalk Effect no Xtalk with Xt k al * 第六十二页，共八十八页。 DDR3设计的主要挑战 - 元器件的选择 * ? 内存缓冲器 – 需权衡读写周期 ? 控制器的驱动力 – 同样需要权衡读写周期 ? 连接器 – 插值损耗 ? 选通/时钟的差分缓冲器 – 需要满足差分tVAC(tDVAC)和上冲/下冲面积的要求 第二十七页，共八十八页。 DDR3设计的主要挑战 - 设计规则 * ? 信号线长度 – 数据和数据选通的相对传输延迟 – 地址和时钟的相对传输延迟 – 数据选通和时钟的相对传输延迟 ? 拓扑结构 – 数据类信号：点对点拓扑 – 地址类信号：Fly-By拓扑 ? 信号线阻抗 – 例如地址类信号，主干的阻抗要求是45ohm，分支的阻抗要求是60ohm – 允许的阻抗误差百分比 ? 差分信号的匹配(时钟，数据选通) – 最大不平行长度 – 最大相位误差 第二十八页，共八十八页。 议题 DDR3的简介 ? DDR3设计的主要挑战 Cadence PCB SI设计流程 ? 前仿真和规则设置 ? 规则驱动设计 ? 后仿真验证 Cadence PCB SI 16.5版本的新功能 ? 答疑 * 第二十九页，共八十八页。 Cadence PCB SI设计流程 * ? 传统设计流程 ? 高速PCB设计流程 ? 布线前规则规划 ? 关键器件的预布局 前仿真分析(Solution Space Analysis) ? 规则驱动布局 ? 规则驱动布线 ? 布线后的规则核查 ? 布线后的仿真验证 第三十页，共八十八页。 传统设计流程 项目创建和设置 原理图设计 规则获取和规划 打包原理图 PCB设计 生产文件输出 设计同步 设计差异管理 库管理 * 第三十一页，共八十八页。 高速PCB设计流程 布线前规则规划 关键器件预布局 前仿真分析 规则驱动布局 规则驱动布线 布线后DRC检查 后仿真验证 库管理 项目创建和设置 原理图输入 生产文件输出 * 第三十二页，共八十八页。 布线前规则规划 ?在高速设计流程的最初阶段，硬件工程师和SI工程师需要通力合作做好PCB设 计的基本要求和关键信号的规则规划 * 第三十三页，共八十八页。 关键器件预布局 ?对于很多系统设计，主要芯片和接插件的布局已经预先确定了。可以优先执行 这部分元件的布局。 * 第三十四页，共八十八页。 前仿真分析(Solution Space Analysis) ?前仿真分析的目标是确定信号线管脚顺序和布线规则（拓扑模板），从而使整 个设计能稳定工作。 ?扫描所有可能面对的条件和参数，包括: – 器件速度 – 信号线阻抗 – 匹配元件值 – 布线（包括分段）长度等 * 第三十五页，共八十八页。 规则驱动布局 ?规则驱动布局是用已建立的规则去指导元件布局的过程，所使用的规则是之前 在方案空间分析环节中所定义的。 * 第三十六页，共八十八页。 规则驱动布线 ?规则驱动布线是使用已建立的规则去驱动自动或交互式布线的过程。在交互式 布线的过程中，设计规则的违背状态会实时地显示在Allegro界面上。 * 第三十七页，共八十八页。 布线后DRC检查 ?DRC检查会执行规则检查并标记规则违背的地方。这些规则违背不仅包括间距 线宽等物理规则，也包括SI相关的高速规则。 * 第三十八页，共八十八页。 后仿真验证 ?后仿真验证，是通过布线结束后的对整个设计的深度分析和仿真，在产品制造 和测试前，避免信号完整性问题的发生。 * 第三十九页，共八十八页。 议题 DDR3的简介 ? DDR3设计的主要挑战 Cadence PCB SI设计流程 ? 前仿真和规则设置 ? 规则驱动设计 ? 后仿真验证 Cadence PCB SI 16.5版本的新功能 ? 答疑 * 第四十页，共八十八页。 前仿真和规则设置 * ? 仿真模型和其他要求的