NiosII外围设备SOPC技术与应用.pptVIP

第5章 目录 5.1 并行输入/输出(PIO)内核 5.2 SDRAM控制器内核 5.3 CFI(通用Flash)控制器内核 5.4 EPCS控制器内核 5.5 定时器内核 5.6 UART内核 5.7 JTAG_UART内核 5.8 SPI内核 5.9 DMA内核 5.10 带Avalon接口的互斥内核 5.11 带Avalon接口的邮箱内核 5.12 System ID内核 第六十二页，共一百零二页。 5.6 UART内核 UART内核综述 UART内核（通用异步接收器/发送器内核）执行RS-232协议时序，并提供可调整的波特率。用户可配置奇偶校验位、停止位和数据位，以及可选的RTS/CTS流控制信号。 内核提供一个简单的Avalon从控制器接口，该接口允许Avalon主控制器（例如NiosII处理器）通过读写寄存器与UART内核进行通讯。 第六十三页，共一百零二页。 5.6 UART内核 UART内核综述 UART内核的结构框图 第六十四页，共一百零二页。 5.6 UART内核 UART内核综述 RS-232接口 发送逻辑 接收逻辑 波特率生成 第六十五页，共一百零二页。 5.6 UART内核 UART内核的寄存器描述 偏移量 寄存器名称 R/W 描述/寄存器位 15…13 12 11 10 9 8 7 6 5 5 3 2 1 0 0 接收数据(r