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2025-03-16 发布于未知
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* LRU是最常使用的一種演算法。其設計思想是把組中各塊的使用情況記錄在一張表上（如圖7.6所示）。並把最近使用過的塊放在表的最上面。這種演算法用硬體實現比較麻煩，經常採用修改型LRU演算法，如圖7.6所示。另外還有一種隨機替換法（RAND），這種演算法不考慮使用情況，在組內隨機選擇一塊來替換，其性能要差些。* 原始狀態替換7訪問5訪問1替換60751610751210753210743220543326544376664圖7.6LRU演算法替換登記表*7.2.3Cache的命中率設NC表示Cache完成存取的總次數，Nm表示主存完成存取的總次數，h定義為命中率，則有h=NC/(NC+Nm)若tc表示命中時的Cache存儲週期，tm表示未命中時的主存的存儲週期，1－h表示未命中率，則Cache、主存系統的平均訪問時間ta為：ta=htc+(1-h)(tm+tc)≈htc+(1-h)tm即沒有命中時，到主存中去取，然後放入到Cache中再執行。設r=tm/tc表示主存慢於Cache的倍率，e表示訪問效率則有e=tc/ta=tc/[htc+(1-h)tm]=1/[h+(1-h)r=1/[r+(1-r)h]為提高訪問效率，h接近1好。* 例題：CPU執行一段程式時，Cache完成存取的次數為1900次，主存完成存取的次數為100次，已知Cache存取週期tc為50ns,主存存取週期tm為250ns,求Cache/主存系統的效率e和平均訪問時間ta。解：命中率h的計算h=NC/(NC+Nm)=1900/(1900+100)=0.95平均訪問時間ta的計算ta≈htc+(1－h)tm=0.95×50ns+0.05×250ns=47.5ns+12.5ns=60ns效率的計算e=tc/ta=50ns/60ns=83.3%* 7.2.4多層次Cache記憶體1.指令Cache和數據Cache開始實現Cache時，是將指令和數據存放在同一Cache中的。後來隨著電腦技術的發展和處理速度的加快,存取數據的操作經常會與取指令的操作發生衝突，從而延遲了指令的讀取。發展的趨勢是將指令Cache和數據Cache分開而成為兩個相互獨立的Cache。2.多層次Cache結構當晶片集成度提高後，可以將更多的電路集成在一個微處理器晶片中,於是近年來新設計的快速微處理晶片都將Cache集成在片內，片內cache的讀取速度要比片外Cache快得多。Pentium微處理器的片內包含有8KB數據Cache和8KB指令Cache。Cache行的長度為32b，採取兩路組相聯組織。* 片內Cache的容量受晶片集成度的限制