CN111986727B 半导体存储器件和操作半导体存储器件的方法 （三星电子株式会社）.docxVIP

(19)国家知识产权局

(12)发明专利

(10)授权公告号CN111986727B(45)授权公告日2025.07.11

(21)申请号202010435845.9

(22)申请日2020.05.21

(65)同一申请的已公布的文献号申请公布号CN111986727A

(43)申请公布日2020.11.24

(30)优先权数据

(51)Int.CI.

G11C29/42(2006.01)

(56)对比文件

CN102411518A,2012.04.11CN107393596A,2017.11.24审查员王晓婧

10-2019-00599672019.05.22KR

(73)专利权人三星电子株式会社地址韩国京畿道

(72)发明人朴宰究徐宁煮

(74)专利代理机构北京市立方律师事务所11330

专利代理师李娜王凯霞

权利要求书4页说明书14页附图16页

(54)发明名称

半导体存储器件和操作半导体存储器件的

方法

(57)摘要

CN111986727B提供半导体存储器件和操作半导体存储器件的方法。所述半导体存储器件包括存储单元阵列、纠错码(ECC)引擎、输入/输出(I/0)选通电路和控制逻辑电路。所述存储单元阵列包括数据区域和奇偶校验区域。所述I/0选通电路连接到所述ECC引擎和所述存储单元阵列。所述控制逻辑电路通过对从存储控制器接收到的命令进行译码来生成控制信号。所述ECC引擎被配置为基于与第一命令相关联的第一写入数据生成第一奇偶校验数据。所述控制逻辑电路还被配置为基于继所述第一命令之后的第二命令的接收定时和

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3312

292

P9T

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控制逻

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CN111986727B权利要求书1/4页

2

1.一种半导体存储器件，包括：

存储单元阵列，所述存储单元阵列包括数据区域和奇偶校验区域；

纠错码引擎；

输入/输出选通电路，所述输入/输出选通电路连接到所述纠错码引擎和所述存储单元阵列；以及

控制逻辑电路，所述控制逻辑电路被配置为通过对从存储控制器接收到的命令进行译码来生成控制信号，

其中，所述纠错码引擎被配置为基于与第一命令相关联的第一写入数据生成第一奇偶校验数据，并且

其中，所述控制逻辑电路还被配置为：基于继所述第一命令之后的第二命令的接收定时和参考时间间隔，调整将所述第一奇偶校验数据写入所述奇偶校验区域中的第一写入定

时。

2.根据权利要求1所述的半导体存储器件，还包括：

地址先入先出缓冲器，所述地址先入先出缓冲器被配置为存储用于访问所述奇偶校验区域的列地址；以及

奇偶校验先入先出缓冲器，所述奇偶校验先入先出缓冲器被配置为存储所述第一奇偶校验数据。

3.根据权利要求2所述的半导体存储器件，其中，所述控制逻辑电路进一步被配置为：响应于所述控制逻辑电路在所述参考时间间隔到期之前接收到所述第二命令，控制所述输入/输出选通电路、所述地址先入先出缓冲器和所述奇偶校验先入先出缓冲器，使得所述第一奇偶校验数据响应于与所述第二命令相关联的第二写入数据被写入所述数据区域而被写入所述奇偶校验区域。

4.根据权利要求2所述的半导体存储器件，其中，所述控制逻辑电路进一步被配置为：响应于所述控制逻辑电路在所述参考时间间隔到期之后接收到所述第二命令，控制所述输入/输出选通电路、所述地址先入先出缓冲器和所述奇偶校验先入先出缓冲器，使得所述第一奇偶校验数据响应于内部写入命令而被写入所述奇偶校验区域中，所述内部写入命令是所述控制逻辑电路响应于所述参考时间间隔到期而生成的。

5.根据权利要求2所述的半导体存储器件，其中，所述控制逻辑电路进一步被配置为：控制所述输入/输出选通电路、所述地址先入先出缓冲器和所述奇偶校验先入先出缓冲器，使得所述第一写入数据和所述第一奇偶校验数据分别基于第一列选择信号和第二列选择信号而被分别写入所述数据区域和所述奇偶校验区域，并且

其中，所述第一列选择信号和所述第二列选择信号在不同的定时被激活。

6.根据权利要求1所述的半导体存储器件，其中，所述参考时间间隔等于或大于第一时间间隔与第二时间间隔之和，

其中，所述第一时间间隔对应于这样的间隔：在所述间隔期间所述纠错码引擎基于所述第一写入数据生成所述第一奇偶校验数据，并且

其中，所述第二时间间隔对应于从所述第一写入数据被写