CN111554341B 非易失性存储器装置及其操作方法 （三星电子株式会社）.docxVIP

(19)国家知识产权局

(12)发明专利

(10)授权公告号CN111554341B(45)授权公告日2025.07.15

(21)申请号202010061134.X

(22)申请日2020.01.19

(65)同一申请的已公布的文献号

申请公布号CN111554341A

(43)申请公布日2020.08.18

(30)优先权数据

10-2019-00155572019.02.11KR

(73)专利权人三星电子株式会社地址韩国京畿道

(72)发明人李秀雄金贤真郑宰镛

(51)Int.CI.

G11C16/26(2006.01)

G11C16/24(2006.01)

G11C7/10(2006.01)

G11C7/12(2006.01)

G11C7/18(2006.01)

(56)对比文件

US2015378887A1,2015.12.31审查员程凯芳

(74)专利代理机构北京天昊联合知识产权代理

有限公司11112专利代理师赵南张帆

权利要求书3页说明书22页附图28页

(54)发明名称

非易失性存储器装置及其操作方法

(57)摘要

111554341BCN本公开提供了页缓冲器电路的操作方法、非易失性存储器装置及其操作方法。一种非易失性存储器装置包括：包括多个存储器单元的存储器单元阵列、页缓冲器电路和控制逻辑电路。页缓冲器电路包括多个第一页缓冲器和多个第二页缓冲器，其各自包括感测锁存器、数据锁存器和高速缓存锁存器。感测锁存器感测存储在存储器单元阵列中的数据并将所感测的数据转储到数据锁存器，数据锁存器将由感测锁存器转储的数据转储到高速缓存锁存器，并且高速缓存锁存器将由数据锁存器转储的数据发送到数据I/0电路。在包括在多个第一页缓冲器中的至少一个中的高速缓存锁存器执行数据发送操作的同时，包括在多个第二页缓冲器中的至少一个中的数据

111554341B

CN

10

ou数据I/O电

ou

数据I/O电路

SSL

WLn-1

WLn-2

行码

WL1

WLO

GSL

BL2

X-ADDR

140

页缓冲器电路

控制逻辑

单元CTRLPB

LTCHS,LTCHD

LTCHLC}

CMD-ADDR-

PBm

PB1

BLo

CN111554341B权利要求书1/3页

2

1.一种非易失性存储器装置，包括：

存储器单元阵列，包括多个存储器单元；

页缓冲器电路，包括多个第一页缓冲器和多个第二页缓冲器，所述多个第一页缓冲器和所述多个第二页缓冲器各自包括感测锁存器、数据锁存器和高速缓存锁存器，其中，所述感测锁存器被配置为感测存储在所述存储器单元阵列中的数据并将所感测的数据转储到所述数据锁存器，所述数据锁存器被配置为将由所述感测锁存器转储的数据转储到所述高速缓存锁存器，并且所述高速缓存锁存器被配置为将由所述数据锁存器转储的数据发送到数据输入/输出电路；以及

控制逻辑电路，被配置为控制所述页缓冲器电路，使得在包括在所述多个第一页缓冲器中的至少一个中的高速缓存锁存器执行数据发送操作的同时，包括在所述多个第二页缓冲器中的至少一个中的数据锁存器执行数据转储操作，

其中，控制所述多个第一页缓冲器，使得包括在所述多个第一页缓冲器中的至少一个中的所述数据锁存器将由包括在所述多个第一页缓冲器中的至少一个中的所述感测锁存器转储的数据转储到包括在所述多个第一页缓冲器中的至少一个中的所述高速缓存锁存器，并且

其中，控制所述多个第二页缓冲器，使得包括在所述多个第二页缓冲器中的至少一个中的所述数据锁存器将由包括在所述多个第二页缓冲器中的至少一个中的所述感测锁存器转储的数据转储到包括在所述多个第二页缓冲器中的至少一个中的所述高速缓存锁存

器。

2.根据权利要求1所述的非易失性存储器装置，其中，所述控制逻辑电路还被配置为：

控制所述多个第一页缓冲器，使得在包括在所述多个第二页缓冲器中的至少一个中的所述数据锁存器转储数据的同时，包括在所述多个第一页缓冲器中的至少一个中的所述高速缓存锁存器输出数据。

3.根据权利要求2所述的非易失性存储器装置，其中

存储器单元阵列包括页，所述页包括连接到相同字线的所述多个存储器单元，

包括在所述多个第一页缓冲器中的至少一个中的所述高速缓存锁存器基于存储在所述页中的数据的一部分来输出数据，并且

包括在所述多个第二