CN116981267A 一种叠层式碳纳米管三维集成电路及制作方法 （中国科学院金属研究所）.docxVIP

(19)国家知识产权局

(12)发明专利申请

(10)申请公布号CN116981267A(43)申请公布日2023.10.31

(21)申请号202210405221.1

(22)申请日2022.04.18

(71)申请人中国科学院金属研究所

地址110016辽宁省沈阳市沈河区文化路

72号

(72)发明人孙东明孙陨蹇杨

(74)专利代理机构沈阳优普达知识产权代理事

务所(特殊普通合伙)21234专利代理师张志伟

(51)Int.CI.

H10K19/10(2023.01)

H10K10/46(2023.01)

H10K85/20(2023.01)

权利要求书1页说明书6页附图6页

(54)发明名称

一种叠层式碳纳米管三维集成电路及制作方法

(57)摘要

CN116981267A本发明涉及新型碳纳米管薄膜晶体管电路的三维集成应用领域，具体为一种叠层式碳纳米管三维集成电路及制作方法。组成电路的所有器件单元在垂直方向上逐个堆叠，每一个器件单元作为一层，衬底之上的相邻两层器件单元之间通过加入聚四氟乙烯层与氧化铝层共同构成的隔离层进行分离。利用高疏水性的聚四氟乙烯作为隔离层，抑制环境因素对碳纳米管薄膜沟道的影响，进而提高器件稳定性；通过沉积氧化铝改善聚四氟乙烯表面亲疏水性，使其兼容于CMOS工艺，有益于互连通孔图形化与互连线自组装，实现多层三维集成电路的叠层构筑，有效缩减电路

CN116981267A

CN116981267A权利要求书1/1页

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1.一种叠层式碳纳米管三维集成电路，其特征在于，组成电路的所有器件单元在垂直方向上逐个堆叠，每一个器件单元作为一层，衬底之上的相邻两层器件单元之间通过加入聚四氟乙烯层与氧化铝层共同构成的隔离层进行分离。

2.按照权利要求1所述的叠层式碳纳米管三维集成电路，其特征在于，碳纳米管三维集成电路的器件单元由衬底之上的碳纳米管薄膜晶体管构成，碳纳米管薄膜晶体管为两层以上，每层碳纳米管薄膜晶体管包括源极、漏极、半导体沟道、栅绝缘层和栅极。

3.按照权利要求2所述的叠层式碳纳米管三维集成电路，其特征在于，源极、漏极和栅极采用钛/金复合层，钛层厚度为4～6nm,金层厚度为40～60nm。

4.按照权利要求2所述的叠层式碳纳米管三维集成电路，其特征在于，半导体沟道由高纯度半导体性碳纳米管薄膜构成，其纯度≥99.99wt%。

5.按照权利要求2所述的叠层式碳纳米管三维集成电路，其特征在于，栅绝缘层材料为氧化铝，栅绝缘层厚度为30～60nm。

6.按照权利要求2所述的叠层式碳纳米管三维集成电路，其特征在于，碳纳米管薄膜晶体管的结构类型包括埋栅或顶栅型。

7.按照权利要求1所述的叠层式碳纳米管三维集成电路，其特征在于，衬底选用硬质或柔性衬底。

8.一种权利要求1至7之一所述的叠层式碳纳米管三维集成电路的制作方法，其特征在于，包括如下步骤：

(1)在衬底上制作电路第一层器件单元的栅极；

(2)使用原子层沉积制备栅绝缘层并采用光刻技术进行图形化；

(3)制作电路第一层器件单元的源极和漏极；

(4)采用水浴沉积技术，制作半导体性碳纳米管薄膜沟道材料，并进行图形化；

(5)采用旋涂技术在第一层器件单元上制备聚四氟乙烯层，并加热固化，然后通过原子层沉积制备氧化铝层，共同构成聚四氟乙烯/氧化铝隔离层；

(6)采用光刻与刻蚀技术进行互连通孔图形化；

(7)采用光刻技术与金属化工艺同时完成下一层器件单元的栅极与层间互连线的自组装；

(8)重复步骤(2)至(7),直到完成目标三维集成电路所需要的层数，并采用金属化工艺进行最后一层与第一层器件单元的电学连接。

9.按照权利要求8所述的叠层式碳纳米管三维集成电路的制作方法，其特征在于，步骤(5)中，通过控制旋涂转速调节聚四氟乙烯的厚度，通过调控固化温度与时间调节聚四氟乙烯的粘合度，提高稳定性；其中，旋涂转速为1000～2000rpm,时间50～60s,固化温度为150~200℃,时间为10～60min。

10.按照权利要求8所述的叠层式碳纳米管三维集成电路的制作方法，其特征在于，步骤(5)的聚四氟乙烯/氧化铝隔离层中，聚四氟乙烯层厚度为100～150nm,氧化铝层厚度为50～70nm;采用反应离子刻蚀技术，同时刻蚀聚四氟乙烯与氧化铝形成互连通孔。

CN116981267A