FPGA片内延时锁相环架构研究和设计.pdf

FPGA片内延时锁相环架构研究与设计 摘 要 FPGA(现场可编程门阵列)芯片是IC领域的重要组成部分，越来越多的 集成电路设计和仿真依靠其来完成。目前市场上的FPGA芯片以欧美大公司的 产品占主导，国内的可编程逻辑芯片设计和制造尚处于起步阶段，因此这一方 CMOS 向的研究具有重要的价值和意义。论文以一款国内自主研发的0．25um 构研究设计及其应用，并在原有架构的基础上提出并设计了兼具更快的锁定速 度和稳定的时钟调节能力的新型延时锁相环架构OSDLL。 Locked 论文介绍了延时锁相环(Delay Loop)的工作原理，电路结构组成， 子模块功能定义以及设计等，其中数字控制逻辑依据半定制数字电路设计流程 设计完成，鉴相器，可调延时链和时钟生成模块等依据全定制流程设计完成。 经过数模混合仿真平台，设计仿真通过并整合至FPGA芯片内部。此100万门 模块的工作时钟的输入范围为20MHz到200MHz，与同类产品相比具有更高的 精度、更低的功耗以及达到了较高的性能指标。 优化了DLL时钟调节原理。在不过多增加芯片面积的情况下较大程度的减少了 DLL锁定时间，进一步提高了DLL和用户设计的系统性能。 DLL应用领域极其广泛，例如可以作为时钟管理模块嵌入到ASIC或FPGA 芯片内部，也可以作为IP在SOC系统中成为独立的集成子模块。在FPGA内 可以完成时钟同步，分频，倍频等时钟管理功能，同时可以作为板级设计提供 时钟源，简化设计。 关键词：延时锁相环； FPGA；快速锁定； 时钟管理技术： Researchand ofFPGALocked Design Delay Loop Architecture ABSTRACT FPGA(Field Gate isan ofIC ProgrammableArray)chipimportantpart and moreIC andsimulationsare industryproducts．More designs implemented FPGAmarketisdominatedUSor FPGA．Today’S using chip by Europecompanies noFPGAseries andalmost is andmanufacturedinChina．which productdesigned makesthis valuable tothisresearchdirection．Basedon papersignificantaccording aSRAMFPGA thatisfabricatedtheSMIC0．25umCMOS chipproject using and ofFPGA Locked process，researchdesign inside—chipDelay Loop(DLL) architectureis andanewfast．10ckversionDLL presented whichcanbalancelocktimecostandstableclock