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简写VHDL 程序的方法 蔡连峰 VHDL 语言语法比较简单，但是写VHDL 程序时，人们往往抱怨代码太长，我在使用 VHDL 的过程中发现，如果使用适当的描述语句，也可以将VHDL 程序写得比较简洁。本 文描述了几种简写VHDL 程序的语句，供大家在写程序的过程中参考。 1 使用组合逻辑 对于一些描述逻辑功能的电路，如果在程序中适当地应用组合逻辑描述替代功能描述， 可以在一定程度上减少代码的数量。看下面的例子： 例1 process(a,b) begin if(a=’1’ and b=’0’) then c=’1’; else c=’0’; end if; end process; 我们考虑一下a、b 、c 的逻辑关系，发现可以用下面的单条语句来描述： c=a AND (NOT b); 比较两种书写方式，用组合逻辑的方法大大减少了代码的数量。再看一个关于编码例子： 在程序中需要将0 编码为01，将1 编码为10，那么通常的程序如下： 例2 process(a) begin if(a=’0’) then b=”01”; else b=”10”; end if; end process; 通过研究a、b 的逻辑关系，我们可以用下面的单个语句来替代上面的process ： b=a (NOT a); 可以看到，用组合逻辑的方法可以减少代码的数量。因为组合逻辑描述的方法比较接近 于原理图，需要对所描述的功能多加思考才能熟练使用。 2 使用when 语句 When 语句用于单个语句的描述，不用于 process 中，如果使用得当，也可以减少代码 的数量，我们用when 语句改写例 1 如下： c=’1’ when a=’1’ and b=’0’ else ‘0’; 也比较简洁地描述的相同的功能。相应地，例2 也可以用when 语句写做： b=”01” when a=’1’ else “10”; 相对于组合逻辑，when 语句的方法更容易理解，而且 when 语句可以描述多层逻辑判 断时更容易一些，例如： 例3 process(a,b) begin if(a=’1’ and b=’1’) then c=”10”; elsif(a=’1’ and b=’0’) then c=”11”; else c=”00”; end if; end process; 如果用组合逻辑来描述，将会比较复杂，而用when 语句来描述就比较简单： c=”10” when a=’1’ and b=’1’ else “11” when a=’1’ and b=’0’ else “00”; When 语句描述功能相当来说不如if 语句直观，但是可以在一定程度上减少代码的数量。 3 使用rising_edge 和falling_edge 函数 在VHDL 语法中，定义了描述时钟上升沿和下降沿的函数rising_edge 和falling_edge， 如果结合when 语句适当引用这两个函数，可以简化有关的程序。 我们看一个描述触发器的程序： 例4 process(clk) begin if(clk’event and clk=’1’) then c=b; end if; end process; 如果使用rising_edge 函数，可以将程序改写如下： c=b when rising_edge(clk); 只用单个的语句就描述了触发器的功能。进一步还可以用这种语句来描述带复位的触发 器： 例5