高速大容量存储电路板的信号性能分析研究.docVIP

高速大容量存储电路板的信号性能分析研究 　　摘 要： 针对高速电路的PCB设计中拓扑结构产生的信号完整性问题，以TI8168芯片与高速多片DDR3的互联为背景，通过分析高速电路板中的总线拓扑结构，研究高速电路板的布线原理和信号完整性理论，提出一种T型与Fly?by相结合的拓扑结构和信号反射控制方法，采用Cadence软件中的SigXplorer软件进行仿真。结果表明，这种拓扑结构既解决了Fly?by结构中接收端信号的时延和实际布线困难的问题，又优化了T型拓扑中多片DDR3接收端端接的复杂问题，有效地消除了信号的延时和反射，从而保证了信号的完整性。 　　关键字： 信号完整性； 拓扑结构； 信号反射； 端接； 时延 　　中图分类号： TN802?34 文献标识码： A 文章编号： 1004?373X（2015）13?0137?04 　　Abstract： Since the topology of PCB design generates signal integrity problem in high?speed transferring circuit， on the basis of interconnection of TI8168 chip and high?speed multi?chip DDR3， wire arrangement principle and signal integrity theory of high?speed transferring circuit board are studied by analyzing the bus topology in high?speed transferring circuit board. Signal reflection control method and the combined topology of T?type and Fly?by are proposed. The topology is simulated by using SigXplorer software in Cadence. Simulation results show that the topology can solve signal delay in receiving terminal and actual wire arrangement difficulty in Fly?by topology， and optimize the complex problem of terminal joint in multi?chip DDR3 receiving terminal in T?type topology. Signal delay and reflection are eliminated effectively， and signal integrity is ensured. 　　Keywords： signal integrity； topology； signal reflection； terminal joint； time delay 　　0 引 言 　　由于信息时代的飞速发展，高速电路的设计也受到了人们的重视。第三代双倍速率同步动态随机存储器（Double Data Rate?Ⅲ，DDR3） 能够支持800～1 600 Mb/s的数据传输，具有高速、高宽带的特性，被广泛地应用于当前的高速电路板中。 　　为了保证信号完整性，对主芯片与内存芯片的互联设计尤为严格。互联设计中，因为拓扑结构影响信号完整性[1?4]的因素有反射、串扰和时序等[5?7]。JESD79?3C规范建议主芯片与内存芯片DDR3之间应采用菊花链式的拓扑结构[8]，使拓扑得到简化，但是引入了时延和端接等问题。之后，采用改进的菊花链结构，即理想的Fly?by结构，仿真得到理想的信号波形，但是在实际布线中，此结构不仅有一定的时延，而且布线不易实现。而T型拓扑虽解决了时延问题，其结构过于单一，端接方式有局限性，不能有效地抑制信号的反射，影响信号完整性。 　　本文针对高速印刷电路板（Printed Circuit Board，PCB）设计中存在的拓扑结构的设计问题，通过研究PCB布线中的约束规则和拓扑结构，量化分析TI8168和多片DDR3的拓扑仿真参数，设计了一种T型与Fly?by相结合的拓扑结构和端接设计方法，对此结构进行了仿真研究，得到了较为理想的信号波形，进而保证信号完整性，为高速PCB电路板的布线提供了可行的设计方案。 　　1 高速电路板设计的理论依据 　　高速电路的设计理论主要表现在拓扑结构、约束条件和信号的端接等方面。 　　1.1 布线的