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基于FPGA处理器间高精度时钟同步通信机制 　　摘 要： 为了保证嵌入式设备运行的稳定性和可靠性，都会应用双余度的CPU来共同管理硬件资源，协调任务调度和处理CPU的高速外设接口数据，因此，该文介绍一种在具有高效数字时钟管理器的FPGA上产生高精度、高稳定度时钟同步信号，用来保证CPU间的精确同步通信，达到高效的公共资源管理、合理的任务调度以及相互比对的数据计算。 　　关键词： FPGA； 同步通信； 处理器； 时钟信号 　　中图分类号： TN710?34 文献标识码： A 文章编号： 1004?373X（2016）10?0092?04 　　FPGA?based communication mechanism with high?precision clock synchronization between processors 　　JIANG Xin 1， TANG Chao2， BAI Chen1 　　（1. Xi’an Aeronautic Computing Technique Research Institue， AVIC， Xi’an 710068， China； 　　2. Military Representative Office at Xi’an Aeronautic Computing Technique Research Institue， Xi’an 710068， China） 　　Abstract： In order to ensure the stability of embedded devices running and high reliability， are applied dual redundant CPU to co?management of hardware resources， task scheduling and coordination process CPU speed peripheral interface data， therefore， in this paper， a highly efficient digital generating clock management FPGA?precision， high?stability clock synchronization signal is used to ensure accurate synchronous communication between the CPU， in order to achieve efficient management of public resources， reasonable task scheduling and the mutual alignment of data calculation. 　　Keywords： FPGA； synchronous communication； CPU； clock signal 　　随着现代半导体技术的不断发展，具有高性能、低功耗和接口资源丰富处理器的数据处理模块越来越多地应用到了嵌入式领域内。本文着重介绍了一种高精度、高稳定的脉冲同步通信机制，其应用到高性能数据处理模块的双处理器之间，保证双处理器的任务调度平衡和处理数据保证一致性，进而提高系统工作频率和稳定性。 　　1 同步通信机制的应用条件 　　1.1 数据处理模块工作原理 　　双处理器数据处理模块应用于嵌入式数据信息交换平台的高速数据总线（FC总线、1394B总线和千兆以太网）和低速数据总线（1553B，1394B，LVDS，RS 485）的数据解析、处理和组包，同时完成各种指令的传输控制和任务调度，双处理器数据处理模块的体系结构如图1所示。 　　双处理器数据处理模块主要功能包括： 　　具备两个PowerPC系列处理器P2010作为数据处理模块的主备核心控制单元；通过FC总线和1553B总线完成与嵌入式数据信息交换平台的外部设备通信；通过1394B总线完成与嵌入式数据信息交换平台其他模块的通信；完成嵌入式数据信息交换平台的控制命令等数据的处理及下发；完成嵌入式数据信息交换平台的参数和状态等信息的处理及上传；主控单元和备控单元能够实现对自身工作状态的监测，异常情况下能切断与外部接口的连接；备控单元实现对主控单元的状态监测，在主控单元故障情况下，备控单元接管主控单元实现系统控制管理功能。 　　双处理器数据处理模块主要由主控单元、备控单元和共用单元组成。主控单元包括电源、高性能嵌入式处理系统、1394B总线接口和FC总线接口等电路，备控单元硬件与主控单元硬件设计基本相同，共用单元包括1553B总线接口电路组成，共用单元与主控单元、备控单