层叠封装设计指导原则.docVIP

层叠封装设计指导原则 　　为了缩小封装体积，降低其高度，降低封装成本，减少物料消耗，Amkor Technology公司目前开发了一项新的封装技术，称为层叠封装（Package-on-Package，简称PoP）。顾名思义，所谓层叠封装是在一个处于底部的封装件上再叠加另一个与其相匹配的封装件，组成一个新的封装整体。通常底部的封装件是一个高集成度的逻辑器件，顶部的是一件大容量的存储器或存储器组合件。PoP的设计比较复杂，因为它必须针对系统的具体要求权衡利弊，综合考虑产品的成本，体积，外形尺寸，总体性能，以及产品的上市周期时间。本文由Amkor Technology公司的工作人员撰写，曾发表于《Chip scale Review》，July 2005。也出现在Amkor Technology公司网页的产品说明书内。 　　消费者和电子产品设计人员一直在不断地追求在持续降低成本的同时，能够在更小的体积，更轻的重量内获得更多更强的功能，和更高的产品性能。正在兴起的层叠封装PoP，可以说是3D封装形式中的姣姣者。它能够以最低的成本，集成复杂的逻辑器件和存储器件。PoP封装向系统设计师提供了一个新的解决方案，可以以更小的外形因子，集成更多的半导体功能。PoP封装通过叠加，适当地增加体积可以使电子产品设计人员不增加，甚至减少所占用的宝贵的线路板面积的情况下，增加产品功能。 　　移动多媒体电子产品目前正在快速地发展，它们的发展需要更强的数字信号处理能力，也需要新的存储器结构，不但要求存储器能够具有更大的容量，还要求存储器能够根据需要进行裁减，增加。在这一背景下，层叠封装应运而生，并相应地得到了迅速的发展壮大。 　　PoP封装的主要形式是在其底部采用集成有高集成度的数字式逻辑器件或混合信号逻辑器件的封装，Amkor Technology公司目前提供的典型的封装型号是PSvfBGA[1]；顶部叠加的是存储器组合。因此Amkor Technology公司为此提供了可叠加的CSP(SCSP)封装，典型的型号是PSetCSP[1]封装，如图1所示。 　　关于SCSP封装的设计，例如如何为了实现多芯片的叠加，优化芯片的布局布线以提高成品率，降低成本，在以前发表过的文章中已经作过比较详细的介绍[2]。因此本文主要介绍底部封装的设计原则。 　　　　　　　　 　　 　　　　　　　　　　图1 　　 　　图1 智能化和3G手机是层叠封装的主要应用对象。左图是一代表性的手机。右上图和右下图分别是两个PoP封装的剖面图。两图中的顶层都是多芯片层叠的PSetCSP封装；下层则都是PSvfBGA封装。右上图的底层封装是典型的高密度PSvfBGA封装；而右下图的底层的高密度PSvfBGA封装，为了降低底层封装的高度，特别在衬底上挖了一浅的平坑，以粘接芯片。 　　 　　推动PoP封装发展的动力 　　 　　寻求经济有效的对逻辑线路与存储器电路进行集成的小型化方案，一直是推动采用PoP封装的主要动力，因此了解影响封装尺寸和装配高度的设计规则就成为PoP设计流程中的最为关键的第一步。 　　当前PoP封装主要应用于移动多媒体电子产品中先进的，性能最高的部分零部件，例如基带器件，和应用处理器器件。对于这部分器件，由于性能要求比较高，一直都是采用标准的微细节距BGA封装（FBGA），或者采用标准的层叠芯片的CSP封装（SCSP）。同时芯片与封装的连接也都采用传统的引线键合技术。主要是为了适应移动多媒体电子产品对于更大容量，更宽范围存储器结构的需要。 　　因此转而采用层叠封装PoP时，主要是利用现有的封装技术，同时利用正在兴起的SMT叠加潜力。因此，考虑将一个BGA封装跨坐在另一个BGA封装上面，然后在此基础上进一步降低总的高度。 　　最初的PoP封装是在与OEM厂商，逻辑电路，存储器电路等器件供应商紧密配合下，为了在无线电手机的应用而开发的。在实现的过程中解决了大量的复杂技术问题与后勤供应问题，这些问题束缚了高集成度逻辑电路与存储器的进一步集成。 　　由于是在OEM厂商的最后产品的总装配过程中，通过封装的层叠解决集成问题，因此PoP封装技术具有最有利的成本优势，同时又具有选择器件的灵活性。因此，可以减少损失，减少测试的复杂性，减少在芯片叠加时不可避免的层叠公差裕度，以及减少在零部件测试流程中不可不留的测量公差裕度。 　　在这种情况下，由于OEM厂商掌握着封装的层叠过程，并且PoP封装技术允许器件的供应商应用它们现有的封装与测试的基础设施与流程，因此它可以根据成本计算，灵活地选择供货来源。 　　 　　PoP封装的尺寸和对其尺寸的要求 　　 　　通过更高度的集成以实现微小型化，是采用PoP封装的最主要的动力。影响PoP封装尺寸（在X与Y方向的面积