EDA技术及数字系统的应用第五章硬件描述语言VHDL.ppt

数字系统与VHDL程序设计语言 自控系王新刚 Variable a , b : std_logic; Signal c : std_logic_vector(1 to 4); a: = ‘1’; b: = ‘0’; c =“1100”; c(3) =‘1’； 一位值用单引号，多位值用双引号 例如：对信号和变量赋值 Signal a,b,c,d : std_logic; Signal s : std_logic_vector(1 to 4); s = “0100” ; (a,b,c,d) = s ; 位置关联 流程控制语句通过条件控制开关决定是否执行一条或几条语句，或重复执行一条或几条语句，或跳过一条或几条语句。流程控制语句共有五种：IF语句、CASE语句、LOOP语句、NEXT语句和EXIT语句。 2. 流程控制语句 IF 语句 IF-THEN语句是根据所指定的条件来确定执行哪些语句，条件应为布尔表达式，如果规定的条件判断为“1”(TRUE),则执行then后的语句；如果为“0”(FALSE),则执行ELSE后的语句。与C语言程序中的IF语句是相似的。IF语句可嵌套使用，但嵌套层数不宜过多。 case 语句 CASE_WHEN语句根据满足的条件，直接选择多项顺序语句中的一项执行，它也只能在进程中使用。要注意的是，表达式的所有值都应列出或使用when others来代替未列出的取值。 case语句用来描述总线或编码、译码的行为。 CASE语句其语句格式如下： CASE 表达式 IS WHEN 条件选择值1 = 顺序语句1 ； WHEN 条件选择值2 = 顺序语句2 ； … … … WHEN OTHERS = NULL ； END CASE； CASE语句中每一条语句的选择值只能出现一次； CASE语句至少包含一个条件语句；如果所有条件语句中的选择值不能完全覆盖CASE语句中表达式的取值，则最末一个条件语句中必须用“OTHERS”表示，它代表已给出的所有条件语句中未能列出的其他可能的取值。使用OTHERS是为了使条件语句中的所有选择值能覆盖表达式的所有取值，以免综合过程中插入不必要的锁存器。关键字NULL表示不作任何操作。 IF 与 CASE语句比较： IF语句中条件句之间是相与的关系；CASE语句中条件句之间是相或的关系。 CASE条件语句必须将所有情况列出，而IF则不必。 IF语句可实现优先级，CASE语句则不可以。 Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Entity bcd_7seg IS PORT( q : in std_logic_vector(3 downto 0); y : out std_logic_vector(6 downto 0) ); End bcd_7seg ; Architecture a of bcd_7seg IS Begin Process( q ) Begin Case q is -- “g f e d c b a” when 0000“ = Y= 0111111” ; --0 when 0001“ = Y= 0000110” ; --1 when 0010“ = Y= 1011011” ; --2 when 0011“ = Y= 1001111” ; --3 when 0100“ = Y= 1100110” ; --4 when 0101“ = Y= 1101101” ; --5 when 0110“ = Y= 1111101” ; --6 when 0111“ = Y= 0000111” ; --7 when “1000“ = Y= 1111111” ; --8 when “1001“ = Y= 1101111” ; --9 when OTHERS = NULL ; End Case ; End a ; 例 七段显示译码器的VHDL描述如下： 五. VHDL中的