基于随机采样的数字前端功率消耗问题的研究-通信与信息系统专业论文.docxVIP

A A Dissertation Submitted to Guangdong University of Technology for the Degree of Master of Engineering Science Study of the power consumption of a digital--front--end using random sampling Master Candidate：Deng Xiaoyu Supervisor：Prof．Dai Qingyun June 201 l School of Information Engineering Guangdong University of Technology Guangzhou，Guangdong，P．R．China，5 1 0006 摘要摘 摘要 摘 要 随着大规模集成电路设计和制造技术的飞速发展，以Shannon均匀采 样定理为基础的数字信号处理技术得到了飞速发展和广泛应用，但是，在 具体的工程实践中， Shannon采样定理也显现出了它的局限性。本文主要 探讨了非均匀采样的基本理论及实现，并研制出一套基于FPGA的非均匀 采样系统。 数字前端是现在移动终端中最重要的信号处理设备，降低其对功率和 频率的依赖具有重要的理论和现实意义。本文通过可编程逻辑器件(FPGA) 的特有结构，设计了一种简捷高效的随机时钟产生模块，并利用所产生的 随机时钟作为数字前端中模数转换器(ADC)的工作时钟频率，以达到产生 不均匀采样ADC的目的，从而有效地降低ADC或数字前端的功率消耗。 通过仿真实验结果表明，本文所设计的FPGA模块能够产生随机性很好的 时钟信号，而且优于现有的设计方法。同时本文通过实验发现随机性越大 的时钟信号能有效降低数字前端的功率消耗。 文章首先是绪论。简单的介绍了采样理论及采样方式；并概述了非均 匀采样的理论及其国内外发展现状，然后在第二部分详细介绍了非均匀采 样的基础理论。在第三部分用MATLAB对均匀采样和非均匀采样进行了仿 真和频谱分析，对非均匀采样的可靠性进行了验证。第四部分是本文的重 点部分。详细地介绍了整个随机时钟发生模块的硬件设计与实现，软件设 计与实现。首先是整个硬件系统的设计框图：然后介绍了FPGA与ADC 接口的硬件设计；最后对FPGA进行软件编制及功能的实现，并对ADC 在采用随机时钟和均匀时钟时的功率消耗进行对比。最后是本文的结束语。 总结了本课题的相关内容，以及今后的研究方向。 关键字：随机时钟；可编程逻辑器件(FPGA)；数字前端；数模转换器(ADC) 广东工业大学硕士学位论文Abstract 广东工业大学硕士学位论文 Abstract The theory of digital signal processing，based on Shannon uniform sampling theorem，is perfect and has been applied widely in various fields． But，in the practical engineering，the disadvantages of Shannon sampling theorem result in some problems．This paper illuminates the theory and application of non—uniform sampling，and develops a hardware system to implement non-uniform sampling based on FPGA． Recently，digital front-end is one of the most important parts in mobile terminal devices．Decreasing power consumption and sampling frequency in Digital front-end have considerably theoretical and practical significances．In this article，we propose to using FPGA to design a circuit which can generate the random clock simply and efficiently．Then we use this random clock as the working clock of ADC，and the random clock can sample the signal random