基于verilogHDL的数字计时器的设计.docxVIP

EDA设计基础实验课程论文 题 目 基于vcrilog IIDL的数字计时器的设计 学 院 通信与电子工程学院 专业班级 电子08］班 学生姓名 大彬哥 指导教师 人力会 2013年6月12日 当前电子系统的设计正朝着速度快，容量大，体积小，质量轻，用电省的方向发展。 推动该潮流迅速发展的决定性因素就是使用了现代化的EDA设计工具。本论文先确定 了系统的逻辑功能，建立算法流程，选择电路结构，然后确定并设计电路所需的数据处 理以及控制模块，在Quartus II上以verilog I1DL为系统逻辑描述方法完成了数字计 时器所需的按键输入消抖模块，控制模块，分频模块，计数模块，存储器模块，显示译 码模块的设计与顶层设计和引脚分配，并讨论了 FPGA设计屮的常见的毛刺及其消除方 法以及系统资源优化，利用计算机的强大运算能力在Quartus II上对用VIIDL建模的 复杂数字逻辑进行编译，I!动综合地完成逻辑编译、逻辑化简、逻辑分割、逻辑综合及 优化、逻辑行局布线、逻辑仿真，生成符合要求且在电路结构上可以实现的数字逻辑网 表(Netlist),根据网表和某种工艺的器件自动生成具体电路，然后生成该工艺条件下 这种具体电路的延时模型，并下载到FPGA板上实际验证，通过本设计对数字系统自动 化的基本概念、基本原理、特性及实现方法都有了较好的了解和理解，同时锻炼了计算 机应用能力和ver订og HDL语言的编程能力和Quartus II以及Maxpl us II的使用能 力，本设计圆满完成了用sr订og I1DL语言设计1/10秒数字计时器并仿真和实际下载 到ALTERA公司的Cyclone II系列的EP2C8Q208C屮实现。 关键词：电子设计I!动化，现场可编程门阵列/复杂可编程逻辑器件，硬件描述语言, 数字系统设计。 关键 Abstract The current design of electronic systems is developing to fast speed, large capacity, small size, light weight, Low power consumption. What decisively promote the rapid development of this trend is the use of modern EDA design tools. In this thesis, we firstly determine the systems logic functions, build the algorithm of system, and select the circuit, then Identify and design the data processing and control module circuit requires. Complete the key input debounce module, control module, frequency modules, counter modules, memory modules, display decoding module digital timer requires with verilog HDL in Quartus II, and finish the design of top-level entity and Pin assignment. Discuss the reason of glitch and the elimination of glitch in FPGA.Automatically complete compile logic, logic simplification, logic partitioning, logic synthesis and logic optimization, logic board wiring, logic simulation, generate the digital logic netlist which meets the requirements and can be implemented on the circuit, automatically generate a specific circuit according to the netlist and the device, and then build this specific delay model circuit under these conditions.then download to the FPGA board and actually