可编程ASIC应用技术(第三章).ppt

wait语句还可以同时使用或组合使用上面的多个等待条件，构成多条件wait 语句。例如： wait on ina，inb until （（inc=true）or （ind=true）） for 5μs； ①信号量ina和inb任何一个有一次新的变化；②信号量inc和ind任何一个取值为‘真’；③该语句已等了5μs。只要上述三种情况中的一个或多个满足，便会结束等待状态，启动进程的执行。 如果该语句中的umi和interrupt两个都是变量，那么即使两个变量有新的变化，该语句也不会对表达式进行评估和计算。等待语句不会对变量的变化作出反映，因为变量是立即赋值的，不能有时延。 （4）多条件wait 语句 * 信号代入语句的书写格式为： 目标信号量＜＝信号量表达式； 该语句将右边信号量表达式的值赋予左边的目标信号量。 使用代入语句时，代入符两边的信号量的类型和位长必须一致。 注意，信号代入语句既可当做顺序执行语句来使用，也可当做并行执行语句来使用。 当信号代入语句出现在结构体或块语句中时是并行执行语句，当出现在进程和子程序中时是顺序执行语句。 2．信号代入语句的描述 * if条件判断语句用来判断当前应执行哪些语句，只有满足设定条件的语句才能被执行。 （1）if单条件判断语句 if单条件判断语句的书写格式为： if 条件 then 顺序执行语句； end if； 当程序执行到if语句时，先对指定的条件进行判断，如果条件为真，则执行if到end if之间所包括的顺序语句，否则程序将跳过end if语句执行后面的其它语句，这是一种不完整性条件语句。 4．if条件判断语句的描述 * 例3-19：利用单条件判断语句实现对寄存器的置位。 library IEEE； use IEEE.std_logic_1164.all； entity ex3_19 is Port (d，r ： in std_logic； q ： out std_logic)； end ex3_19； architecture bhv of ex3_19 is begin process(d，r) begin if r=‘1’ then q= d； end if； end process； end bhv ； 例3-19表明，由于单条件判断语句是不完整性条件语句，执行这样的语句会生成寄存器。 图3－4　例3-19生成的电路 * 例3-20：利用双条件判断语句生成从两路输入中选择一路输出的组合逻辑电路。 library IEEE； use IEEE. std_logic_1164.all； entity ex3_20 is Port (sel，a，b ：in std_logic； c ：out std_logic)； end ex3_20； architecture bhv of ex3_20 is begin process(sel，a，b) begin if sel=‘1’ then c=a； else c=b； end if； end process； end bhv； 本例表明，如果条件判断语句中可能的条件都被例出，则只会生成组合电路而不会生成寄存器。 图3－5　例3-20生成的电路 * if多条件判断语句的书写格式为： if 条件 then 顺序处理语句； elsif 条件 then 顺序处理语句； ┇ elsif 条件 then 顺序处理语句； else 顺序处理语句； end if； 在if多条件判断语句中，当满足所设置的某个条件时，程序就执行该条件后的顺序处理语句。 如果所有设置的条件都不满足，则执行else和 end if之间的顺序处理语句。 由于对各种可能的情况都进行了描述，故所生成的电路为组合逻辑电路。双条件判断语句实际上是多选择条件判断语句的特例。 （3）if多条件判断语句 * 例3-21：设计从四路输入中选择其中一路输出的电路。 library IEEE； use IEEE. std_logic_1164.all；　 entity ex3_21 is Po