基于FPGA的GMSK调制之高斯滤波器设计.docxVIP

基于FPGA勺GMS调制之高斯滤波器设计 先生成一个50kbps码率的源(带宽为25KHZ，码元1编码成7FFFH( +1)发送， 码元0编码成80000H(-1)发送。利用SystemView制作一个采样频率为500KHz 的低通高斯滤波器，把生成的21阶滤波器系数做成.coe文件(如IIR filter 的datasheet要求)加载到IP Core中生成所需低通滤波器。 最后将码元通过高斯滤波器进行滤波。 Systemview生成的高斯滤波器时域波形图: ^e+3 丄 eOe+3 + SystemView生成的高斯滤波器频域波形图: 1 .￡)644 ■3C4 -eol ■10O ■120 1.0^+2 I f t I* — 1.0#+3 1.De-4? 功能仿真波形如下。连续发送的码元为后得到的平滑的波形如下, 功能仿真波形如下。连续发送的码元为 后得到的平滑的波形如下, 1011101001010101,最后通过高斯滤波 与原始码元型号一一对应。 00 sn■ 0 0 sn ■ /tbgsFif/dout 1779(^4 布局布线后仿真的波形如下。可以看到有明显的毛刺。 *■ /tbgdir/CLK ■ /tbgsfir/c!k_5O Abgsfir/RST /tbgsJir/RDY Verilog 程序: module gmskto p(CLK,clk_50,RST,RDY,dout); input CLK;// 主时钟信号，500KHz input clk_50;//50KHz 时钟信号 input RST; //input ND; out put RDY; out put[33:0] dout; wire ND,RFD; wire[15:0] source; sen t_source sent_so urce(clk_50,RST,ND,RFD,source); gsfir gsfir(ND,RDY,CLK,RST,RFD,source,dout); en dmodule module se nt_source(clk_50,RST,ND,RFD,source); input clk_50;//50KHz 时钟信号 input RST;//复位信号，高电平有效 input RFD; out put[15:0] source;//1bit out put ND;基带信号 out put[15:0] source;//1bit out put ND; 基带信号,用16bit表示 reg[15:0] source; reg[15:0] scode; reg[3:0] num; reg ND; always @(p osedge clk_50) beg in if(RST) beg in ND = 0; source = 16d0; num = 4b1111; scode = 16b1011101001010101; end else if(RFD) beg in if(scode[ nu m]) beg in source = 16h7fff; end else begin source = 16h8000; end ND = 1; num = nu m-1; end else ND = 0; end en dmodule