集成电路设计原理第三章 集成电路版图设计基础.pptVIP

* * 3.2.1 隔离区划分原则 ③ NPN与PNP 如果NPN晶体管集电极电位和横向PNP晶体管的基极电位相同，它们可以放在同一个隔离区内。 * * 3.2.1 隔离区划分原则 ④电阻 多数电阻原则上都可以放在同一个隔离区内，只要保证它们之间实现电隔离。 GND VDD * * 3.2.1 隔离区划分原则 ⑤基区扩散电阻与晶体管 基区扩散电阻两端电位不高于NPN晶体管集电极电位时，可与NPN晶体管同放一个隔离区内； 基区扩散电阻两端电位不高于横向PNP晶体管基极电位时，可与横向PNP晶体管同放一个隔离区内。 * * 3.2.1 隔离区划分原则 ⑥其它 二极管及其它有源器件以及特殊结构电阻、电容可根据具体结构和电隔离原则来划分隔离区。 * * 3.2.2 阱区划分原则 以N阱CMOS集成电路为例： 原则上所有衬底电位相同的PMOS管都可以放在同一个N阱内，衬底电位不相同的PMOS管不能放在同一个N阱内。 PM1、PM2的衬底接电源， PM3、PM4的衬底接A节点， 因此 PM1 ~ PM4 不能同阱， 而PM1和PM2可以同阱， PM3和PM4可以同阱. * * 3.2.2 阱区划分原则 原则上所有PMOS（NMOS）管可以放在同一个N（P）阱中。但是，通常根据布局布线的需要可以灵活划分多个N阱，避免同类器件过于集中影响布线。 其它类型器件是否需要设立独立的阱，可以参照电隔离原则确定。 * * 3.2.3 压焊点的排布 （1）排布形状：压焊点是芯片与封装管腿相连接用的输入/输出端口（I/O），一般分布在芯片四周。 I/O较少时通常采用嵌入式（embed） I/O较多时通常采用环绕式排方式（in-line） I/O很多时通常采用双环错列方式（staggered） * * （2）排布顺序： 由系统特定用途给定或用户给定：这种情况不能改变压焊点的排列顺序，需要在单元布局时适当考虑与压焊点间的便捷连接，减小连线面积和减小信号延迟和串扰。 由设计者自己决定：这种情况下不仅需要考虑单元与压焊点间的便捷连接，而且还要考虑压焊点间的串扰问题、测试和应用的方便性等等。对规模较大的芯片还要适当增加电源/地的压焊点数目。 14 7 1 2 3 4 5 6 8 10 11 12 3.2.3 压焊点的排布 * * 3.2.4 整体布局 （1） 主、次要单元的区分 看它们对整体电路性能的影响程度，如噪声、速度、对称性、热场分布等等。 看它们对整体电路的版图面积、版图布局的影响程度。 主、次要单元具有一定的相对性。 根据单元的主次要关系进行整体布局 * * 3.2.4 整体布局 （2）整体结构布局 首先考虑主要单元的位置，再以主要单元为核心安排次主要单元和次要单元，次要单元尺寸依据它的相关主要单元进行调整。 同时考虑I/O排布要求，电源线、地线以及主要信号线走向。 ALU ROM PLA 寄存器组 地址加法器 译码 控制 加法 控制 地址寄存器 其它控制电路 数据 输入/输出 电路 控制电路 存储阵列 行 地 址 译 码 行地址译码 * * 3.2.4整体布局 （3）内布局及分层次布局 最后从最小的子单元开始设计，这就是自上而下分层布局-自下而上版图设计的设计方法。 完成芯片版图顶层布局结构设计后，每个单元的外部信息如输入/输出信号线位置、负载等已确定，依据这些信息进行每个单元的内部布局。 ALU ROM PLA 寄存器组 地址加法器 译码 控制 加法 控制 地址寄存器 其它控制电路 如果单元电路仍然较大或复杂，需要将每个单元再划分成多个子单元，再按主次关系进行布局设计。 数据输出 电路 控制电路 存储阵列 行 地 址 译 码 行地址译码 * * 3.2.5 布线层 金属层的寄生电阻、寄生电容最小，是布线的主体。电源/地线和主要信号线原则上应采用金属层 多晶硅层的寄生电阻较大，寄生电容也比金属的大，一般作为MOS管的栅极和较短的布线。 扩散层的寄生电阻、寄生电容都较大，而且有PN结漏电，会增加电路功耗。所以很少用扩散区布线，一般是相邻扩散区之间的自连接。 * * 3.2.6 布线策略 （1）原则上尽量采用金属层布线，而且通过合理布局缩短连线，有利于减小寄生电阻电容，提高速度、降低功耗，尤其是采