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PAGE PAGE 1 测试电路、方法及其三维芯片与流程 本发明涉及存储器测试技术领域，详细涉及一种测试电路、办法及其三维芯片。背景技术：传统dram(dynamicrandom-accessmemory，动态随机存取内存)生产创造，是在一张晶圆中实现的，即dram的存储阵列和规律电路在同一家创造厂一次性完成，工艺控制在同一水平，后期创造问题定位简单实现，良率统计以及良率提升也较为容易。为了缩小芯片面积，提升芯片工作的速度，解决存储器和处理器之间性能差异越来越大带来的“存储墙”问题，以sedram(stackembeddeddram，异质集成嵌入式动态随机存取内存)结构的三维芯片dram存储器应运而生。请参阅图1，sedram300是规律电路晶圆301和存储阵列晶圆302通过键合工艺实现的存储器，即dram的存储阵列在一张晶圆实现，规律电路在另一张晶圆实现，通过键合工艺将两张晶圆贴合在一起。相较于传统dram生产过程，sedram存储阵列和规律电路通过两次生产工艺实现，同时键合工艺也对dram的良率有影响，因此针对sedram，需要在芯片设计以及测试的过程中，解决存储阵列、规律电路以及键合工艺的分离测试和良率统计问题。技术实现要素：本发明的目的是提供一种测试电路及办法，可针对三维芯片的存储阵列、规律电路以及键合工艺分离举行测试及良率统计。本发明实施例提供了以下计划：第一方面，本发明实施例提供一种测试电路，用于对三维芯片举行测试，所述三维芯片包括规律电路、存储阵列及衔接所述规律电路及所述存储阵列的键合通路，所述键合通路起码包括第一键合通路与其次键合通路，所述规律电路包括写控制模块及读控制模块，所述测试电路包括：第一测试模块，与所述写控制模块、所述读控制模块、所述第一键合通路及所述其次键合通路相连，用于接收第一控制信号，并按照所述第一控制信号控制所述写控制模块与所述读控制模块挺直相连，以对所述规律电路举行测试；其次测试模块，与所述存储阵列、所述第一键合通路、及所述其次键合通路相连，用于接收其次控制信号，所述第一测试模块及所述其次测试模块按照所述第一控制信号及所述其次控制信号控制所述写控制模块经所述第一键合通路、所述其次键合通路与所述读控制模块相连，以对所述规律电路、所述第一键合通路、所述其次键合通路举行测试；以及按照所述第一控制信号及所述其次控制信号控制所述存储阵列经所述第一键合通路与所述写控制模块相连，且经所述其次键合通路与所述读控制模块相连，以对所述规律电路、所述第一键合通路、所述其次键合通路及所述存储阵列举行测试。在一种可能的实施例中，所述第一测试模块包括第一反相器及与所述第一反相器相连的第一电路选通单元，所述第一反相器用于接收所述第一控制信号，并输出对应的第一反信任号至所述第一电路选通单元，通过所述第一电路选通单元控制所述写控制模块与所述第一键合通路的衔接断开，所述读控制模块与所述其次键合通路的衔接断开、且所述写控制模块与所述读控制模块挺直相连。在一种可能的实施例中，所述第一电路选通单元包括第一开关、其次开关及第三开关，所述第一开关的第一端衔接至所述写控制模块、其次端衔接经所述第一键合通路衔接至所述其次测试模块，第三端衔接至所述第一反相器的输出端，所述其次开关的第一端衔接至所述读控制模块，其次端经所述其次键合通路衔接至所述其次测试模块，第三端衔接至所述第一反相器的输出端，所述第三开关的第一端衔接至所述写控制模块、其次端衔接至所述读控制模块、第三端衔接至第一反相器的输入端。在一种可能的实施例中，所述其次测试模块包括其次反相器及与所述其次反相器相连的其次电路选通单元，所述其次反相器用于接收所述其次控制信号，并输出对应的其次反信任号至所述其次电路选通单元，通过所述和第一电路选通单元及所述其次电路选通单元控制所述写控制模块经所述第一键合通路、所述其次键合通路与所述读控制模块相连，以对所述规律电路、所述第一键合通路、所述其次键合通路举行测试；以及按照所述第一控制信号及所述其次控制信号控制所述存储阵列经所述第一键合通路与所述写控制模块相连，且经所述其次键合通路与所述读控制模块相连，以对所述规律电路、所述第一键合通路、所述其次键合通路及所述存储阵列举行测试。在一种可能的实施例中，所述其次电路选通单元包括第四开关、第五开关及第六开关，所述第四开关的第一端衔接至所述存储阵列、其次端经所述第一键合通道衔接至所述第一开关的其次端、第三端衔接至所述其次反相器的输出端；所述第五开关的第一端衔接至所述存储阵列，其次端经所述其次键合通路衔接至所述其次开关的其次端、第三端衔接至所述其次反相器的输出端，所述第六开关的第一端衔接至所述第四开关的其次端、其次端衔接至所述第五开关的其次端、第三端衔接