测试电路及采用该测试电路的存储芯片的制作方法.docxVIP

PAGE PAGE 1 测试电路及采用该测试电路的存储芯片的制作方法 1.本发明涉及集成电路领域，尤其涉及一种测试电路及采纳该测试电路的存储芯片。背景技术：2.对于dram芯片，芯片阵列(array)可能会有创造缺陷，所以在测试阶段工程师要找到阵列里每一个缺陷，确保缺陷都被修复。3.以lpddr4为例，通常采纳两种测试电路来找出阵列里的缺陷，一种测试电路是all-bank compression read构架，它的优点是测试单个dram芯片所需时光短，缺点是需要增大芯片尺寸(die size)来存放压缩数据读取电路和128根lbus信号线(特地用来传输压缩数据的信号线)，并且需要4个测试数据输出端口；另一种测试电路是one-bank compression read构架，它的优点是借用本身的gbus信号线(用来传输dram存储阵列的正常数据的信号线，在压缩数据读取测试时，也可以用来传输压缩数据)来完成压缩数据读取 (compression read)的功能，不需要增大芯片尺寸，并且只需要1个测试数据输出端口，缺点是测试单个dram芯片所需时光长。4.因此，亟需一种新型的测试电路来克服上述缺点，满足测试需求。技术实现要素：5.本发明所要解决的技术问题是，提供一种测试电路及采纳该测试电路的存储芯片，其能够既不增强存储芯片的尺寸又能大幅度削减测试时光。6.为了解决上述问题，本发明提供了一种测试电路，用于存储器的压缩数据读取，所述测试电路包括m个存储块，所述m为大于或等于2的偶数，其中 n个存储块组成一个存储组，所述n为大于或等于2且小于或等于m的偶数，所述m是所述n的整数倍，所述测试电路还包括：压缩数据读取单元，一个所述压缩数据读取单元对应一个所述存储组，所述压缩数据读取单元与对应的所述存储组中的所述n个存储块衔接，所述压缩数据读取单元接收压缩数据读取指令和地址信息，并按照所述压缩数据读取指令和所述地址信息读取所述n 个存储块中的数据。7.进一步，所述m个存储块分布成起码一奇数列及起码一偶数列，所述奇数列中的起码一存储块与所述偶数列中的起码一存储块组成所述存储组。8.进一步，所述测试电路还包括测试数据输出端口，所述测试数据输出端口通过压缩数据总线衔接所述压缩数据读取单元。9.进一步，一个所述测试数据输出端口通过压缩数据总线起码衔接两个所述压缩数据读取单元。10.进一步，所述测试数据输出端口的个数为2，一个所述测试数据输出端口通过压缩数据总线衔接四个所述压缩数据读取单元。11.进一步，所述压缩数据总线为8位总线。12.进一步，所述m为32，所述n为4。13.进一步，所述32个存储块分布成8行4列，所述4列分离为奇数列一、偶数列一、奇数列二、偶数列二，一个所述存储组包括的四个存储块为2行2 列分布，所述2列为奇数列一和偶数列一的组合或奇数列二和偶数列二的组合，奇数列一和偶数列一之间共有四个所述压缩数据读取单元，奇数列二和偶数列二之间共有四个所述压缩数据读取单元。14.进一步，所述奇数列一和偶数列一之间的四个压缩数据读取单元由八位的所述压缩数据总线衔接到一个测试数据输出端口，所述奇数列二和偶数列二之间的四个压缩数据读取单元由八位的所述压缩数据总线衔接到另一个测试数据输出端口。15.本发明还提供一种存储芯片，包括数据读写总线，所述存储芯片还包括如上所述的测试电路，所述压缩数据读取单元在所述存储芯片上布置于所述数据读写总线下方。16.进一步，所述数据读写总线在所述存储芯片中占领一预设芯片面积一，所述压缩数据读取单元在所述存储芯片中占领一预设芯片面积二，所述压缩数据读取单元在所述存储芯片上布置于所述数据读写总线下方，且所述预设面积二小于预设面积一。17.进一步，所述压缩数据读取单元在芯片衬底上的投影被所述数据读写总线在芯片衬底上的投影所笼罩。18.本发明测试电路将一个压缩数据读取单元对应多个存储块，其既不额外增强存储芯片的尺寸又能大幅度削减测试时光。附图解释19.图1是本发明测试电路的第一详细实施方式的框架暗示图；20.图2是本发明测试电路的其次详细实施方式的框架暗示图；21.图3是本发明存储芯片中数据读写总线与测试电路的暗示图；22.图4是在垂直存储芯片的方向上数据读写总线与所述压缩数据读取单元的相对位置暗示图。详细实施方式23.下面结合附图对本发明提供的测试电路及采纳该测试电路的存储芯片的详细实施方式做具体解释。24.本发明测试电路用于存储器的压缩数据读取。图1是本发明测试电路的第一详细实施方式的框架暗示图。请参阅图1，所述测试电路包括m个存储块10，所述m为大于或等于2的偶数。在本详细实施方式中，所述m为32，即所述测试电路包括32个存储块10。在本