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数字逻辑电路实验报告资料 数字逻辑电路实验报告资料 数字逻辑电路实验报告资料 适用标准文案 数字逻辑电路设计 --多功能数字钟 学院：计算机科学与通讯工程 专业： 姓名： 学号： 指导老师： 文档大全 江苏大学计算机10数字逻辑电路设计报告 多功能数字钟 一、设计任务及要求 1）拥有正常的时、分、秒计时功能。 2）能利用实验板上的按键实现校时、校分及清零功能。 3）能利用实验板上的扬声器做整点报时。 4）闹钟功能 5）在MAXPLUSII中采纳层次化设计方法进行设计。 6）在达成所有电路设计后在实验板上下载，考证设计课题的正确性。 二、多功能数字钟的整体设计和顶层原理图 作为依据整体设计框图，能够将整个系统分为六个模块来实现，分别是计 时模块、校时模块、整点报时模块、分频模块、动向显示模块及闹钟模块。 -2- 江苏大学计算机10数字逻辑电路设计报告 1）计时模块 该模块使用74LS160构成的一个二十四进制和两个六十进制计数器级联， 构成数字钟的基本框架。二十四进制计数器用于计时，六十进制计数器用 于计分和秒。只需给秒计数器一个1HZ的时钟脉冲，则能够进行正常计时。 分计数器以秒计数器的进位作为计数脉冲。 用两个74160连成24进制的计数器，原图及生成的器件以下： -3- 江苏大学计算机10数字逻辑电路设计报告 注： 利用使能端，时钟信号，清零以及预置 数功能连成24进制。 生成的二十四进制计数器 用两个74160连成的60进制计数器，原图及生成的器件以下： 生成的六十进制计数器-4- 江苏大学计算机10数字逻辑电路设计报告 （2）校时模块 校时模块设计要务实现校时，校分以及清零功能。 *按下校时键，小时计数器快速递加以调至所需要的小时位。 *按下校分键，分计数器快速递加以调至所需要的分位。 *按下清零键，将秒计数器清零。 注意事项：①在校分时，分计数器的计数不对付小时位产生影响，因此需 要障蔽此时分计数器的进位信号以防范小时计数器计数。 ②利用D触发器进行按键颤动的除去，因为D触发器是边缘 触发，在除去时钟边缘到来前一瞬时以外的绝大多数时间都不接受输入， 能够除去颤动。 ③计时采纳1HZ的脉冲驱动计数器计数，而校时则需要较高频 率的信号驱动以达到快速校时的目的。所以这两种脉冲信号就需要两路选 择器进行选择，条件即为能否按键。 -5- 江苏大学计算机10数字逻辑电路设计报告 注：D触发器用于按键的消抖，接更高的频次用于校时和校分，二路选择器用于划分是正常计时 还是校时。 （3）整点报时模块 计时到59分50秒时，每两秒一次低音报时，整点时进行高音报时。以不一样频次的脉冲信号划分低音和高音报时。报时的条件是计数器计数至所需要的时间点，因此需要一个比较模块，将分计数器和秒计数器的输出连至比较模块输入端达成比较过程。 注： F1表示计数器分的高位，  F0表示分的低位；  M1  表示秒的高位，  M0  表 示秒的低位。当时间为  59分  00,02,04,06,08  进行低音报时，当为整点时进行高音报时。  SIGA  为  1 时低音报时，  SIGB  为1  时高音报时。 （4）分频模块 在这个系统中需要好多种不一样频次的脉冲信号，这些均能够经过一个基准频次分频器生成。分频器就是一个进制很大的计数器，利用计数器的分频功能，从不一样的输出位获取所需要的脉冲信号。 注： 因为clk的频次为1024hz，所以能够定义一个std_logic_vector(9downto0),使它不断地从0000000000加到1111111111而后又返回 0000000000，因为最低位在clk脉冲到来时从0变成1，而后又在下一个脉 -6- clk的时钟周期的两倍，它的频次就为 冲变回0,所以最低位的时钟周期为 clk频次的确1/2即512hz。同理，次高位的频次就为clk频次的1/2*1/2 =1/4，用这类方法就能够获取各样能整除1024的频次，从而实现分频。 江苏大学计算机10数字逻辑电路设计报告 生成的分频器 （4）动向显示模块 在6个不一样的时间段分别将每组时间经过七段译码后输出到6个数码管， 当某一组时间的七段码抵达时，只点亮对应地点上的数码管，显示相应的 数字，6次一个循环，形成一个扫描序列。利用人眼的视觉暂留则能够同 步显示6个数字。 注： CLK为时钟信号，S为计数器的小时，F为分，M为秒，SELOUT 为六路选择器，选择哪个数码管工作，SEGOUT为七段译码器，使数 码管显示数字。 器件 （6）闹钟模块 注意事项：①设定的闹钟的时间应使用新的计数器进行储存，与正常的计 时互不搅乱。 ②与正常计时状态的显示切换。能够设定一个按键，用于选择是将计不时间还是将闹钟时间送至动向显示模块。 ③应实现一