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基于cpl逻辑的高速3232-b定浮点并行乘法器的设计 高速乘法器是大多数数字处理器（pd）系统的一个重要计算单元，需要卷积和滤波。一方面,乘法器往往处于关键延时路径中,它决定了DSP算法的性能。目前,DSP芯片的指令周期仍取决于完成一次乘法运算的时间。另一方面,随着具有多媒体功能的便携设备的出现,要求DSP系统在保持高速运算同时,具有较低的功耗,才能保持设备的长时间可靠运转。因此,低功耗高速运算单元尤其是乘法器的设计是DSP系统设计中的关键。 为了提高乘法运算的速度,人们提出了很多高效的实现算法和结构。通过研究不同的实现算法,结果表明在16-b到32-b间的乘法运算中,改进的BOOTH编码算法同Dadda等算法相比,在低功耗的同时仍能保持高速的特性。 本文采用了一种改进的BOOTH编码算法实现了32×32-b位的定/浮点并行乘法器的结构,并通过几种不同电路逻辑风格设计方案在延时、功耗及面积3方面的比较分析,选择了CPL逻辑实现乘法器的设计。本设计由0.45μm的CMOS工艺实现,工作电压为3.3V。 1 booth编码大乘法器的设计 1.1 构造模型的建立 高速乘法器的一种实现方案就是提高并行计算量,减少后续计算量。BOOTH编码算法是广泛采用的一种算法,它能使部分积减少一半。详细的BOOTH编码算法见文献。 乘法运算可分为3步来实现: (1)产生部分积; (2)加法阵列累加部分积(压缩器); (3)利用先行进位等加法器得到最终结果。 图1为本文设计的乘法器结构框图。 由图1可见,BOOTH编码乘法器主要由3部分组成: (1)乘法阵列,主要包括部分积产生器、压缩器以及全加器、半加器; (2)BOOTH编码器和符号扩展; (3)2n位加法器,本文采用的是一种进位选择加法器和先行进位加法器的混合结构。 为了增加并行计算,减小延时,这里采用了一种符号延伸的方法来代替以往的符号传递方法,其基本思想是在每一个部分积中增加两个额外的符号位,定义为PPn+1和PPn+2(PPn为部分积的符号位)。它能使乘法阵列矩形化,易于VLSI的实现。此外,还需要定义一个前一部分积的符号状态标志F,它可由下式推得: 在这里,PPn,j为第j个部分积的符号位,Fj+1为第j个部分积的符号状态位。 设计完乘法器的结构后,首先用硬件描述语言Verilog描述,编写测试向量进行功能仿真,验证结构是否可行。仿真结果表明,本文所设计的BOOTH编码乘法器结构功能正确。 1.2 boo编码方案 乘法器的规模主要由BOOTH编码单元和压缩器单元决定。BOOTH编码单元所需MOS管的个数对整个乘法器的面积影响很大,这里采用了一种改进的编码方案。同以前的设计相比,新的编码器更易于VLSI实现,所需要的面积和延时都很小。BOOTH编码的门级电路的实现,如图2所示。考虑两个N位的乘法运算,乘数和被乘数分别用Xi和Yi来表示,表1为BOOTH编码算法的真值表。 表1中,Neg、Z、B1、B2是由3位相邻的乘数编码所得,Func为部分积。 1.3 hspity在乘法器设计中的应用 实现高速算术单元的低功耗设计,可以从体系结构、电路和版图3个不同的阶段进行优化设计。在电路级的设计中,常常基于延时和功耗两方面的考虑,来选择适当的逻辑电路(CPL、DPL、通用的CMOS及TG、TG-CPL等)。电路中很多重要的性能参数,例如功耗、开关电容、短路电容都与电路的逻辑风格密切相关。因此选择适当的电路逻辑是乘法器设计中至关重要的一步,它决定了乘法器的效率。在设计过过程中,利用HSPICE工具对各单元的不同逻辑实现进行仿真比较,选择最佳的设计。 本文以乘法器中非常关键的4:2压缩器的设计为例,对不同的逻辑风格下的电路性能进行了比较。压缩器为加法器树形结构中的主要单元,图3为4:2压缩器的原理图,它有5个输入,3个输出。每一个压缩器由两个全加器构成,可以把4个部分积压缩为两个部分积。表2为压缩器的参数和HSPICE的仿真结果。其中,延时是关键路径的传输延时,而功耗则是测量在不同输入向量下的平均值。 1.46 加法器结构特点 由于累加后的部分积到达加法器的延时路径是不同的,为了减小延时,更快的得到乘积结果,这里设计了一种高速64位二进制加法器。根据各部分积累加后到达加法器的时间,采用了一种选择进位加法器(CSA)和先行进位加法器(CLA)相结合的混合结构。在这里利用HSPICE工具对各个延时路径进行比较,根据实际的延时把64位加数分成几个不同长度的部分,分别送到先行进位加法器和选择进位加法器中相加,从而得到最小延时。 2 验证性测试系统设计 乘法器采用0.45μm双层金属的CMOS工艺实现,图4为Cadence Virtuoso下乘法器的版图,整个乘法器的规模为晶体管41 000管。版图的左边是输