VHDL的基本语句1.ppt

VHDL的基本语句 顺序语句 * * 顺序语句是和相对于并行语句而言。顺序语句的特点是用顺序语句描述的逻辑功能与先后顺序有关。 顺序语句通常用来描述各种逻辑功能，即算法的实现。 顺序语句只能在进程和子程序中使用。VHDL有以下六种顺序语句。 赋值语句； 流程控制语句； 等待语句； 子程序调用语句； 返回语句； 空操作语句。 3.1 顺序语句(Sequential Statements) 3.1 顺序语句(Sequential Statements) 3.1.1 赋值语句 信号赋值语句 变量赋值语句 变量赋值语句：=赋值源； 信号赋值语句〈=赋值源； VARIABLE a, b: STD_LOGIC; SIGNAL C1:STD_LOGIC_VECTOR(1 TO 4); … a:=‘1’; --变量赋值 b:=‘0’; --变量赋值 C1=‘1010’ ---信号赋值 【例3-1】 信号赋值示例 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY dff1 IS PORT (clk,d1 : IN STD_LOGIC; q : OUT STD_LOGIC); END dff1； ARCHITECTURE bhv OF dff1 IS SIGNAL a,b : std_logic; --在结构体中定义两个信号a和b BEGIN PROCESS (clk ) BEGIN IF rising_edge(clk) then -- rising_edge()是上升沿检测语句 a=d1 ; b=a; q=b; END IF ; END PROCESS ； END bhv ； 【例3-2】变量赋值 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY dff2 IS PORT (clk,d1 : IN STD_LOGIC; q : OUT STD_LOGIC); END dff2； ARCHITECTURE bhv OF dff1 IS BEGIN PROCESS (clk ) variable a,b:std_logic --变量只能在进程中定义和使用 BEGIN IF rising_edge(clk) then -- rising_edge()是上升沿检测语句 a:=d1 ; b:=a; q=b; END IF ; END PROCESS ； END bhv ； 省略赋值语句 在位较多的矢量赋值中，为了简化表达可以使用短语“（OTHERS=X）”作省略化的赋值。 如 … SIGNAL A1:STD_LOGIC_VSECTOR(4 DOWNTO 0); VARIABLE B1:STD_LOGIC_VSECTOR(7 DOWNTO 0); … A1〈=（OTHERS=’0’）; B1:=（OTHERS=’1’）; 利用赋值语句还可以给位矢量的某些位赋值之后再用OTHERS给剩余的位赋值。 如 A1〈=（1=〉’1’，4=〉’1’。。。OTHERS =’0’） IF语句 IF 条件句 THEN ---第一种基本结构。 顺序语句； END IF； 例 IF （ab）THEN output=‘1’; End if 3.1.2流程控制语句 流程控制语句是通过设置条件、判断条件是否成立来控制语句的执行。 IF语句，Case语句，Loop语句，Next语句，Exit语句 IF语句 IF 条件句 THEN ---第二种基本结构。 顺序语句； ELSE 顺序语句； END IF； 例 IF sel THEN output=‘A’; ELSE output=‘B’; End if IF语句 IF 条件句 THEN ---第三种基本结构。 IF 条件句 THEN 顺序语句； END IF； END IF； IF语句 IF 条件句 THEN