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实验二加法器的设计与仿真 班级：智能1401 姓名：蒙寿伟 学号：201408070120 1.全加器 ?用途：实现一位全加操作 逻辑图： 真值表: X Y CIN S COUT 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1  波形图:■ ■VHDL:1234 波形图: ■ ■ VHDL: 1 2 3 4 5 6 7 8 9 10 11 12 use ieee.std_logic_1164.all; H entity quanjiaVHDL is □ port (xz y, cin: in std_logic; sfcout:out std_logic ); end entity quanjiaVHDL; H architecture bhv of quanjiaVHDL is H begin s=x xor y xor cin; cout=(x and y)or(x and cin)or(y and cin); end architecture bhv; 波形图: 结论： 一位全加器是由两个半加器组成。X』分别是两位相加的二进制输入 信号，cin是进位输入端，cout是进位输出端，s是和的低位输出端。 2.四位串行加法器 逻辑图: X2 a aa Y2 ◎ * X0 YO 、?? ? ? ? ? ? ? ? ?? ? ?? ? ?? ? ?? ? ?? ? ?? ? ?? ? ?? ? ?? ? 谷冲片… f X 8 y au! S1 r ?????? f ? ?? w y ▼ v 、???? V VW VWf z ? ? ? ? ? ? ? ? ? ? ? ???????? ???? ? ? ? ?????? ch ? ? ? ? ? ? ?? ? ?? ? ?? ? ?? ? ?? ? ?? ? ?? ? ?? ? ?? ? ? ? ? ? ? ? ?? ? ????? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? C3J13Y7L ? ? ? ?? ? ?? ? ?? ? ?? ? ? ? ? ?? ? ?? ? ?? ? :X3 严二亍…邈g X s M M ?? ???????????????????????????????????? IfX*1 ? ? ? ? ? 严 曲; i— y ooji ? ?????????????????????????? ? ? ? ? 波形图: Name Value 15.6 谆0 S x3210 U 声5 □ y3210 Uj ur io CIN U iy 11 □ S3210 U 1 3 16 COVT U QXi 14 X 40.0 ns 60. 9 ns 80 9 ns 100.0 ns 15 0 X 15 X VHDL： 1 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 library IEEE; use ieee?std_logic_1164?all; use ieee?std_logic_unsigned.all; S entity chuan_adder is □ port (cin: in std_logic; b:in std_logic_vector(3 downto 0); s:out std_logic_vector(3 downto 0); cout:out std_logic ); end chuan_adder; S architecture bhv of chuan_adder is signal xfyfz:std_logic_vector(4 downto 0); =b egin x=101 a(3 downto 0); y=101 b(3 downto 0); z=x+y+cin; s(3 downto 0)=z(3 downto 0); cout=z(4); end bhv; 波形图: 结论: 由逻辑图及仿真图可知，每1位的进位信号送给下1位作为输入信号, 因此，任1位的加法运算必须在低1位的运算完成之后才能进行。这 种加法器的逻辑电路比较简单，但它的运算速度不快。 3. 74283： 4 位先行进位全加器(4-Bit Full Adder) 逻辑图: 也 Adder/4^J.w\f 也 Adder/4^J.w\f | 爭 Simuhbon Heport ? Simulation Waveforms 真值表: Function Table Input Outputs When CO = L When C2 = L Whe