可编程ASIC应用技术(第二章).ppt

分段连接FPGA 单长线 双长线 穿越长线 块与块之间的可编程开关矩阵处交汇的水平线与垂直线 由两倍于单长线的金属线段组成，它提供芯片中点对点的连接 穿越芯片长与宽的金属线段，一般提供全局信号。 * 每个可编程开关矩阵由可配置的N沟道的开关晶体管组成，以建立单长线之间的连接。 开关矩阵中的黑点表示可以配置成开/断两种状态。 通常单长线与穿越长线是通过线与线交叉处的可编程内接点来进行配置控制，而双长线一般不与其它线相连。所设计系统的速度受制于最长的布线延时路径。 图2-47 单长线、双长线和可编程开关阵列 * Virtex-5系列使用对角线对称内联以尽量减少跳数，该跳数为从CLB到CLB的跳数，以实现主要性能的改善。 * （2）连线开关资源 连线开关是最简单的布线资源，它可以采用由RAM单元控制传输晶体管、熔丝或逆熔丝、可擦除的可编程ROM（EPROM）单元等形成。 开关允许信号按两个方向通过，但开关电阻会对信号产生衰减，经过几个开关后就需用一个缓冲器来恢复电平，这不仅增加了延时，而且还使信号变成了单向。每个开关都需要由控制存储器中的单个位来控制。 图2-48 信号经开关衰减后加缓冲器 * （3）可编程布线分类 1)对查找表（LUTs）、触发器、通用布线阵列（GRM）的连接； 2)内部可配置逻辑块反馈通道连线，用于提供同一CLB内与各LUTs相连的高速连接，这种连接的布线时延最小； 3)直接路径连线，提供水平相邻的可配置逻辑块间的高速连接，以消除通用布线阵列（GRM）的时延。 ①局部布线 * 大部分信号按通用目的布线方式进行布线，因而大量的内部互连资源与这一布线层次有关。 通用布线资源分布在与CLB的行与列相关的水平和垂直布线通道内。 ②通用目的布线 * 通用目的布线资源包括单长线、通用布线矩阵（GRM）、双长线、带缓冲的双向线。 通用布线矩阵是一种可编程开关矩阵（PSM），PSM与每个CLB相邻接，将水平与垂直的布线资源连接起来。 通用布线阵列（GRM）也是一种工具，利用它CLB可访问通用目的布线。 * 单长线对与GRM四个方向上相邻的GRMs进行布线； 双长线对与GRM四个方向中每一个方向的其它不相邻的GRMs进行布线，按交错格式排列的双长线只能在终点被驱动，但可在终点或中间点对双长线信号进行读取，有三分之一的双长线是双向的，其它则是单向的。 带缓冲的双向线属于长线，它可使信号快速有效的通过器件，垂直方向的连线跨越器件的整个高度，而水平方向的连线则跨越器件的整个宽度。 * 围绕FPGA器件的周边有附加的布线资源，这些资源形成CLB阵列与IOBs的接口。这种附加的资源有利于引脚封装和锁定，以便于重新设计的逻辑能适应已存在的PCB布局。图2－50所示为Virtex芯片附加的资源VersaRing结构。 ③I/O布线 图2-50 附加的I/O布线资源 * 有些类型的信号要求专用的布线资源来使性能最好地发挥。专用布线资源有两种类型： 一类是水平布线资源，用于片上的三态总线信号，为每行的CLB提供四根可分割的总线连线，允许在一行内有多个总线，如图2-51所示； 另一类是为每个CLB提供的两根专用网线，用于垂直地传送进位信号到相邻的CLB。 ④专用布线 图2-51 专用三态水平总线和网线 * * 时钟布线资源给遍及整个器件的时钟和其它信号以非常高的扇出。 时钟布线资源包括全局布线资源与局部布线资源。 ⑤时钟布线 图2-52，来自外部的4个时钟焊盘与四根专用全局网线相接，其中两个时钟在器件的顶部中央，另两个在底部中央，每个焊盘都与各自的全局缓冲器相连。图中只画了一个时钟焊盘的连接情况。 图2-52 全域时钟分配网络 * 全局网线可用来分配高扇出、低摆率的时钟信号。 每个全局时钟网线可驱动所有的CLB、IOB和块RAM时钟引脚。 全局网线仅能被全局缓冲器所驱动，全局缓冲器驱动四根全局网线，其他缓冲器驱动驱动分支的时钟信号。 图2-52中的局部时钟布线资源由6根（4个时钟共有24根）主干线组成，其中3根穿过芯片的顶层，3根穿过芯片的底层。通过这些长线进行时钟的再分配，这些局部资源比全局资源更灵活。 * * （4）多路选择开关和快速通道布线 在基于RAM的技术中，多路选择开关是普通的布线结构，它的主要优点是允许控制存储器的单个位来控制几个开关，可以较有效地利用它的RAM。 利用多路选择开关进行布线的缺点是扇入越多，阻塞越大，布通率越低。 * 图2-53多路选择开关和快速通道布线 Altera公司的FLEX10K系列器件采用快速通道进行布线，图2－53所示为连续布线和分段布线并结合多路选择开关进行布线。LE和器件I/O引脚之间的连接是通过快速通道互联实现的。快速通道遍布于整个器件，是一系列水平和垂直走向的连续布线通道，采用的