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第 2 章 大规模现场可编程逻辑器件 2.3.1 EPROM/E 2 PROM/Flash Memory CPLD 的基本结 构和工作原理 1. 基于宽位输入的乘积项（ ProductTerm ）的 PLD 原型结构 （以 MAX 7000 为例， 其他型号的结构与此都非常相似） 这种 PLD 可分为三块结构： 以 宏 单 元 （ Marocell ） 阵 列 组 合 的 逻 辑 阵 列 模 块 （ LAB ）， 可编程连线（ PIA ）和 I/O 控制块。 宏单元是 PLD 的最基本元胞， 由它来实现基本的逻辑 功能。 第 2 章 大规模现场可编程逻辑器件 图 2 - 35 基于宽位输入的乘积项的 PLD 内部结构 宏 单 元 17 ～ 32 8 ～ 16 36 16 8 ～ 16 … … 宏 单 元 49 ～ 64 8 ～ 16 36 16 8 ～ 16 I/O 控 制 块 I/O 控 制 块 宏 单 元 1 ～ 16 8 ～ 16 36 16 8 ～ 16 … 8 ～ 16 I/O 脚 … 宏 单 元 33 ～ 48 8 ～ 16 36 16 8 ～ 16 INP UT/OE2 I/O 控 制 块 I/O 控 制 块 LAB A LAB C LAB B LAB D 8 ～ 16 I/O 脚 8 ～ 16 I/O 脚 8 ～ 16 I/O 脚 INP UT/OE1 INP UT/GCLR n INP UT/GCLK 1 可 编 程 连 线 第 2 章 大规模现场可编程逻辑器件 图 2 - 36 宏单元结构 … … … D/T Q P RN CLRN ENA 可 编 程 寄 存 器 旁 路 寄 存 器 到 I/O 控 制 块 P IA 共 享 逻 辑 扩 展 项 16 个 扩 展 乘 积 项 来 自 P IA 的 36 个 信 号 乘 积 项 逻 辑 阵 列 并 行 逻 辑 扩 展 项 ( 来 自 其 他 宏 单 元 ) 全 局 清 零 全 局 时 钟 时 钟 / 使 能 选 择 清 零 选 择 V C C … 可 编 程 D 触 发 器 乘 积 项 选 择 矩 阵 可 编 程 选 择 开 关 2. 基本元胞 —— 宏单元 第 2 章 大规模现场可编程逻辑器件 3. 扩展乘积项（ Expender Product Terms ） 尽管大多逻辑函数能够用每个宏单元中的 5 个乘积项实现， 但某些逻辑 函数比较复杂， 要实现它们， 需要附加乘积项。 利用扩展项可保证在实 现逻辑综合时， 用尽可能少的逻辑资源， 得到尽可能快的工作速度。 1 ） 共享扩展项 每个 LAB 有 16 个共享扩展项。 共享扩展项就是由每个宏单元提供一个 未使用的乘积项， 并将它们反相后反馈到逻辑阵列， 便于集中使用。 每 个共享扩展乘积项可被 LAB 内任何 ( 或全部 ) 宏单元使用和共享， 以实现复 杂的逻辑函数。 采用共享扩展项后会增加一个短的延时。 2 ） 并联扩展项 并联扩展项是一些宏单元中没有使用的乘积项， 并且这些乘积项可分 配到邻近的宏单元去实现快速复杂的逻辑函数。 并联扩展项允许多达 20 个 乘积项直接馈送到宏单元的或逻辑， 其中 5 个乘积项是由宏单元本身提供 的， 15 个并联扩展项是由 LAB 中邻近宏单元提供的。 第 2 章 大规模现场可编程逻辑器件 图 2-37 简单电路举例 A B C D CLK NO T OR2 AN D3 Q P RN D CLRN OU T 4. 基于宽位乘积项输入结构 PLD 的逻辑实现原理 下面以一个简单的电路为例 , 具体说明 PLD 是如何利用以上结 构实现逻辑的。 第 2 章 大规模现场可编程逻辑器件 图 2-38 PLD 实现组合逻辑 f A A A B B B C C C D D D f1 f2 f 假设组合逻辑的输出 (AND3 的输出 ) 为 f ， f=(A+B)· C· D=A· C· D+B· C· D=f1+f2 第 2 章 大规模现场可编程逻辑器件 2.3.2 典型的 EPROM/E 2 PROM/Flash Memory CPLD 产品 1. Xilinx XC 9500 系列 CPLD 1 ） 概述 XC 9500 系列 CPLD 采用了 ISP 技术。 采用 ISP 技术之后， 器件 编程不再需要硬件器件， 只需一根下载电缆和器件的编程接口相 连下载软件即可实现。 可提供 10 000 次以上编程 / 擦除周期。 该系列 CPLD 的宏单元数从 36 个 到 288 个； 器件封装的引脚数从 44 个到 352 个。 XC 9500 系列 CPLD 共分为 5.0 V 、 3.3 V 和 2.5 V 三种系列。 2 ） XC 9500XL 系列 CPLD 的