FPGA CPLD设计初级教程 作者 沈涛 全书 实验六.pptVIP

实验六数码管蛇形显示 　　1. 实验目的　　◆ 掌握利用人眼惰性现象让几个数码管同时显示的方法。　　◆ 掌握 ISE 9.1i综合工具的使用。　　◆ 掌握ModelSimSE 6.2b仿真工具的使用。　　◆ 掌握引脚分配方法。　　◆ 掌握JTAG下载工具的使用。 　　2. 实验内容　　本实验要求以EZBoard为开发板，完成逻辑设计后并下板测试。实现的功能为：以一只pb按键作为复位键，另一只pb按键作为启动键。启动后蛇形显示从左向右、从右向左不停地移动。EZBoard开发板上的晶振频率为4 MHz，按键pb(1)～pb(4)在按下时为低电平，数码管低电平驱动。　　设计的端口连接如图T6.1所示，方框里的名称为设计模块中定义的名称(此名称是本实验参考程序中定义的名称)，方框外的名称为对应EZBoard开发板上的器件名称。 图T6.1 数码蛇形显示端口连接 　　说明：本实验参考程序代码中，蛇形显示的移动方式如图T6.2所示(步骤1～26)，开始时点亮一只数码管，并置数为8。设计者也可另行设计其他方式。 图T6.2 蛇形显示移动步骤 　　要完成此实验，应按照下面的步骤一步一步进行。　　(1) 使用ISE 9.1i新建工程项目。　　(2) 使用ISE 9.1i文本编辑器进行电路逻辑设计。　　(3) 使用ISE 9.1i综合工程项目。　　(4) 使用ISE 9.1i文本编辑器编写测试文件。　　(5) 使用ModelSimSE 6.2b工具进行仿真测试。　　(6) 使用ISE 9.1i工具进行引脚分配、布线并生成下载的jed文件。　　(7) 通过JTAG下载线将PC机与EZBoard板卡连接起来，使用ISE 9.1i的iMPACT工具将jed文件下载至EZBoard板卡上。　　(8) 通过按键, 观察数码管上的蛇形移动，以此来验证逻辑设计的正确性。 　　3. 实验步骤　　(1) 建立ISE工程。　　具体步骤如下：　　① 打开ISE 9.1i，选择“开始”→“程序”→“Xilinx ISE 9.1i”→“Project Navigator”(或者直接双击桌面图标启动ISE)。　　② 新建一个工程项目，选择菜单命令“File”→“New Project”(如果打开ISE后，上面已经有存在的工程项目，请选择“File”→“Close Project”)。 图T6.3 新建工程向导 　　④ 在弹出的“Device Properties”对话框中选择FPGA的型号、仿真工具和硬件描述语言类型。　　● ?Family: XC9500XL CPLDs。　　● ?Device: XC95144XL。　　● ?Package: TQ100。　　● ?Speed: –10。　　● ?Synthesis Tool: XST (VHDL/Verilog)。　　● ?Simulator: ModelSim-SE Verilog。　　● ?Preferred Language: Verilog(如果是VHDL语言用户，请选择VHDL)。 　　⑤ 点击“Next”按钮，弹出“Create New Source”对话框。　　⑥ 点击“Next”按钮，弹出“Add Existing Sources”对话框。　　⑦ 点击“Next”按钮，在弹出的“Project Summary”对话框中点击“Finish”按钮，完成工程项目的建立，如图T6.4所示。 图T6.4 “Project Summary”对话框 　　(2) 使用文本编辑形式完成对电路功能的描述，并完成综合。　　具体步骤如下：　　① 在新建工程向导完成以后，点击“New”按钮，如图T6.5所示。 图T6.5 点击“New”按钮 　　② 在出现的“New”对话框里选择“Text File”，点击“OK”按钮，如图T6.6所示。 图T6.6 选择“Text File” 　　③ 此时在新建的文本对话框中，按照本实验的功能说明，用Verilog HDL或VHDL语言完成此实验功能的逻辑编程。　　④ 待程序设计完成后，选择菜单“File”→“Save As”保存文件，在“文件名”里填写要保存文件的名字(这里以lab6.v为例)，然后点击“保存”按钮，如图T6.7所示。 图T6.7 保存文件 　　⑤ 在工程项目的“Sources”窗口中右击“xc95144xl-10TQ100”，选择“Add Source...”，如图T6.8所示。 图T6.8 加入源代码 　　⑥ 通过上一步骤会出现“Add Existing Sources”对话框，在此对话框中选择lab6.v文件，点击“打开”按钮，如图T6.9所示。 图T6.9 选择源代码 　　⑦ 在随后出