高性能阵列重构的SAT描述模型.pdf

第 37卷 第 1期 桂 林 电 子 科 技 大 学 学 报 V0L37，No．1 2017年 2月 JournalofGuilinUniversityofElectronicTechnology Feb．2O17 高性能阵列重构的SAT描述模型 胡 佳，钱俊彦，周志德 (桂林电子科技大学 计算机与信 息安全学院，广西 桂林 541004) 摘 要 ：为了降低容错处理器阵列的能耗开销 ，提 出一种基于可满足性 (SAT)的高性能阵列的可满足性模型。该方法通过 结合可满足性的思想 ，将含故障单元 的处理器阵列重构问题转换为关于逻辑列的组合优化 问题 ，并使用布尔逻辑表达式将 逻辑列的组合优化表示为高性能阵列的可满足性模型。分析表 明，在该可满足性模型的基础上 ，可通过高效的可满足性求 解器快速重构高性能 目标阵列 。 关键词 ：重构 ；可满足性 ；超大规模集成处理器 阵列 ；容错 中图分类号 ：TP301．6 文献标志码 ：A 文章编号 ：1673—808X(2017)01-0040—04 Satisfiability-baseddescriptionmodelforreconfiguringpowerefficientVLSIarray HU Jia，QIANJunyan，ZHOU Zhide (SchoolofComputerandInformationSecurity，GuilinUniversityofElectronicTechnology，Guilin541004，China) Abstract：Inordertoreducetheenergyconsumptionofreconstructionofthefaulttolerantprocessorarray，theSAT modelof thepowerefficientVISIarraybasedonthethoughtofsatisfiability isproposed．Andthereconfigurationproblem ofarray containedthefaultyprocessorelementistransformedintoacombinationandoptim izationproblem oflogiccolumnsbycorn— biningtheideaofsatisfiahility，which isfurtherconvertedintotheSAT modelofthepowerefficienttargetarraybyusing Booleanexpressions．Theanalysisshowsthatthepowerefficienttargetarraycanbeconstructed byhighperformanceand efficientsatisfiabilitysolverwiththeSAT modelofthepowerefficienttargetarray． Keywords：rec0nfiguration；satisfiability；VLSIprocessorarray；faulttolerance 随着超大规模集成电路技术 的发展 ，拥有 巨大处 提 出以来已得到了广泛 的研究 ，Kuo和 Chen_1提 出 理器单元 (PE)数量 的大规模并行系统都能被集成在 了在 3种不 同的选路约束条件下的网状 阵列 的降阶 单一芯片上。二维网状的处理器 阵列 (网状 阵列)是 重构问题 ：1)行 、列穿越式 ；2)行穿越式、列重路 由；3) 一 种有效处理单元分布的拓扑结构 ，并被大规模地使 行和列重路 由。Kuo和 Fukushi还证明了基于这 3 用在并行系统上 ，如矩阵处理、图象处理和信号处理 种约束条件下而 产生 的重构 问题 是 NP完全 问题 。 等 。但随