南京师范大学电气与自动化工程学院电子技术基础（数字电子技术基础）课件第五章 触发器.ppt

3.状态图 翻 转 1 0 0 1 1 1 1 1 置 1 1 1 0 1 0 0 1 1 置 0 0 0 0 1 1 1 0 0 状态不变 0 1 0 1 0 0 0 0 说 明 Qn+1 Qn K J 1.特性表 2.特性方程 5.4.2 JK 触发器 例5.4.1 设下降沿触发的JK触发器时钟脉冲和J、K信号的波形 如图所示试画出输出端Q的波形。设触发器的初始状态为0。 JK 触发器 上升沿触发器的输出波形？ JK 触发器 5.4.3 T触发器 特性方程 状态图 特性表 0 1 1 1 0 1 1 1 0 0 0 0 T 逻辑符号 * 5 锁存器和触发器(Latch Filp-Flop) 5.1 双稳态存储单元电路 5.2 锁存器 5.3 触发器的电路结构和工作原理（了解） 5.4 触发器的逻辑功能 教学基本要求 1、掌握锁存器、基本RS锁存器、门控RS锁存器D锁存器的电路结构和工作原理 2、熟练掌握SR触发器、JK触发器、D触发器及T 触发器的逻辑功能、特性和符号 3、了解触发器的电路结构和工作原理 时序逻辑电路: 锁存器和触发器是构成时序逻辑电路的基本逻辑单元 。 结构特征:由组合逻辑电路和存储电路组成,电路中存在反馈。 工作特征：时序逻辑电路的工作特点是任意时刻的输出状态不仅与该当前的输入信号有关，而且与此前电路的状态有关。 锁存器与触发器 共同点：具有0 和1两个稳定状态，一旦状态被确定，就能自行保持。一个锁存器或触发器能存储一位二进制码。 不同点： 锁存器---对脉冲电平敏感的存储电路，在特定输入脉冲电平作用下改变状态。 触发器---对脉冲边沿敏感的存储电路，在时钟脉冲的上升沿或下降沿的变化瞬间改变状态。 CP CP 反馈Feedback Q端的状态定义为电路输出状态。 电路有两个互补的输出端 5.1 双稳态存储单元电路(Bistable Latch) 一、 双稳态电路的结构 电路存在反馈，形成状态互锁 如 Q = 1 如 Q = 0 1 0 0 1 0 1 1 0 二、双稳态的概念 1）电路存在二种可以长期保持的稳定状态，故称为双稳态电路 2）电路具有记忆1位二进制数据的功能。 5.2.1 SR 锁存器 5.2 锁存器（对电平敏感的存储电路） 1. 基本SR锁存器 初态：R、S信号作用前Q端的状态，初态用Q n表示。 次态：R、S信号作用后Q端的 状态，次态用Q n+1表示。 S Q Q R 逻辑符号 无论初态Q n为0或1，锁存器的次态为为1态。 S撤销后，由于反馈线的作用，新的状态将不会改变。 0 1 0 1 R=0、S=1 ----置1 1) 工作原理 无论初态Q n为0或1，锁存器的次态为0态。 信号消失后新的状态将被记忆下来。 1 0 1 0 R=1 、 S=0 -----置0 R=0、S=0 状态不变 0 0 若初态 Q n = 1 1 0 1 若初态 Q n = 0 0 1 0 0 0 1 1 0 0 S=1 、 R=1 无论初态Q n为0或1，锁存器的次态 、 都为0 。 状态不确定 约束条件: SR = 0 当S、R 同时回到0时，由于两个与非门的延迟时间无法确定，使得锁存器最终稳定状态也不能确定。 锁存器的输出既不是0态，也不是1态 3）工作波形 X不定 1 1 0 0 1 1 1 0 保持 0 0 Q n+1 S R 用或非门组成的 基本SR锁存器的功能表 S Q Q R 逻辑符号 4）用与非门构成的基本SR锁存器 a.电路图 S R Q G1 G2 c.国标逻辑符号 b.功能表 不定 1 0 0 1 0 1 0 0 1 0 1 不变 1 1 不变 Q 约束条件: S+R = 1 由上述分析可知： 1）锁存器只有二个输出状态 Q = 0 或 Q = 1； 故称为双稳态存储器。无信号作用时，输出状态可长期保存。 2）输入端： S－－set为置1端， R－－reset为置0端 S Q Q R 有小圆圈时为低电平有效 高电平有效 0 1 1 1 0 0 Q 例 运用基本SR锁存器消除机械开关触点抖动引起的脉冲输出。 2. 逻辑门控SR锁存器 电路结构 1 R C 1 1