第八讲逻辑综合.pptxVIP

第八讲 逻辑综合;内容提纲;综合的概念;数值数据类型与综合;数据类型与综合;变量：;过程块;储值单元的综合原则;若同步块中使用一个reg，则： 如果在一个时钟周期赋值并在另一个周期被采样，则只能以硬件寄存器实现。 如果reg还是一个基本输出，它会出现在综合网表中，但不一定是一个硬件寄存器。 若两者都不是，该信号可能被优化掉。;若组合块中使用一个reg，则： 如果reg值随块的任何一个输入的变化而改变，则在综合时不会产生硬件寄存器。 如果reg值并不总是随块的输入变化而改变，则综合时会产生一个锁存器。 ;举例1;举例2;举例3;举例4;举例5;3. 运算符与综合;算术运算符的综合;进位与位宽;位选择的综合;过程赋值语句;2022/3/19;非阻塞赋值语句;;建议;条件表达式的综合;;条件表达式级联,有优先级;;Always语句的组合逻辑综合;;综合结果和功能仿真;时序仿真; if语句的综合;不完整的if分支语句的综合;;描述完整的if分支语句;;Case语句的综合;Module casestate（a，b,state,q）； input a,b; input [1:0] state; output q; reg q; Always @(state or a or b) Case(state) 2’b00: q=a b; 2’b01: q=a | b; 2’b10: q=a ^ b; 2’b11: q=0; endcase endmodule ;;不完整的case分支语句;;避免从case语句中综合出锁存器措施;;2.使用default分支语句;;3.使用full_case综合指令;;Casez综合;Z为无关紧要条件，可用“？”代替Z可出现在条件表达式或选择表达式的任意位;Casex综合;并行case语句;;使用并行综合指令;条件表达式使用常量的case语句;2022/3/19;;2022/3/19;综合出锁存器的情况;条件操作符;局部变量综合出锁存器;;同一条件分支;全局变量先引用情况;;循环语句的综合;For实现静态循环;;综合出触发器;反向时钟的使用;;注意;;异步复位和置位;异步复位、置位计数器;;异步置数，非0叫置位，0叫复位;;同步置位和复位;;函数的综合：例奇偶校验;;任务的综合：;;值x、z的综合;;说明：;Z值的综合;三态门的综合;;同步电路中的三态;;异步三态门;2022/3/19;代码优化;模块划分优化;针对较大时延的信号设计if和case语句;单if语句：;If语句嵌套case：;2022/3/19;Case中嵌套if语句：;数据路径复制;包含运算符的条件判断;2022/3/19;共享资源;减少级数;Verilog语言的可综合描述;一、 通用的编码技巧;二、面向综合的编程风格;;;;;;;13.在veriog语法中， if...else if ... else 语句是有优先级的，一般说来第一个if的优先级最高，最后一个else的优先级最低。 而case语句是“平行”的结构，所有的case的条件和执行都没有“优先级”。而建立优先级结构会消耗大量的组合逻辑，所以如果能够使用case语句的地方，尽量使用case替换if...else结构。 14、复位使初始状态可预测，信号的初始化要用复位来实现，不要使用默认值。;;18.只使用同步设计，不要使用延时单元。;完整实例及工具软件的使用;;;;;Assign attributes using HDL source code;FSM (Finite State Machine) Compiler ;quartusII的使用;Synplify pro 与quartusII的联合使用;SPI接口协议的Verilog HDL实现;2022/3/19;2022/3/19;例：;小结;内容总结