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基于veriloghdl的dds相位累加器的设计 相位累加器的设计 直接数字频率合成技术（dds）是一种重要的色散格式合成方法。由于相位连续性、频率分辨率高、频率转换速度快等优点，它已广泛应用于通信系统、雷达系统、电视、设备等。图1显示了dds的基本工作原则。它主要由参考频率源、相位累加器、函数功能表、D/A转换、低通滤波器等组成。DDS的频率转换速度比起其它频率合成器虽然有其独特的优势,但在许多电子系统中对速度要求比较高,而在DDS的系统中相位累加器是影响其速度的关键因素之一,DDS相位累加器的设计目前一般都采用比较流行的电子设计自动化技术(EDA,Electronic Design Automation),它的应用使电子系统设计具有了更大的灵活性,用户可根据自己的需要,利用硬件描述语言设计出符合自己要求的电路,但如何在有限的芯片资源下提高相位累加器的速度也就成为设计的关键。本文通过对基于Verilog HDL的DDS相位累加器的传统设计方法的对比分析,提出了利用流水线技术加法器与寄存器结合在一起进行相位累加器设计的方案,从而达到既提高速度又节约资源的目的,该方法在基于VLSI的各种设计中具有一定的参考价值。 1 加法器的设计 相位累加器由加法器和寄存器构成,如图2所示。加法器完成加法,寄存器将加法器的结果加以保存作为下一次相加用,周而复始直到加法器出现溢出,如图3、4、5中的sum所示,相位累加器的速度主要由加法器决定,要改善相位累加器速度就从加法器入手。加法器的设计主要有三种方法:串行加法器、并行加法器、流水线加法器,其中串行加法器结构简单,但速度较慢;并行加法器虽速度较快,但受CPLD/FPGA的资源限制;所以流水线加法器在改善速度方面就是首选。由于相位累加器由加法器和寄存器构成,在设计时有两种途径可选,一种是先设计加法器和寄存器然后再组成相位累加器,另一种是利用Verilog HDL自身的优势将加法器和寄存器结合在一起进行设计,二者在速度和资源利用方面各有优势。 2 进行多位数的加速度运算 流水线技术在数字信号处理中有着广泛的应用,它是将一个算术操作分解成一些基本操作以达到提高速度的一种技术。例如,在进行多位数的加法运算时,流水线技术是将一次完成的加法分成多步来完成,每一步的结果用寄存器锁存,尽管单个运算需多个时钟周期才能完成,但是操作数是不断地加到运算输入段的,总的效果是每个加法运算平均耗费的时间等于锁存时钟的周期,而锁存的时间又由单个加法器完成一次加法所需的时间,并且级数分得越多,门延迟越短单个加法器完成一次加法所需的时间就越短。 3 传统相位累积法的设计 3.1 实行epf10k10lc493器件的仿真 无流水线相位累加器的Verilog HDL源程序如程序1所示,它采用了将加法器和寄存器结合在一起进行设计的方法,将该设计综合到Altera的EPF10K10LC84-3器件中,经测试最大工作频率为51.02MHZ,时钟周期为19.6ns,仿真结果如图3所示,资源占用如表2所示。 Verilog HDL源程序1: 3.2 方案2:以过滤剂为使用,但以工作频率为低 先设计加法器和寄存器然后再组成相位累加器,其中加法器采用流水线设计,该相位累加器的顶层Verilog HDL源程序如程序2所示,仿真结果如图4所示。将该设计综合到Altera的EPF10K10LC84-3器件中,经测试最大工作频率为114.9MHZ,时钟周期为8.7ns,资源占用如表2所示。 Verilog HDL源程序2: 上述两种方案中,无流水线加法器与寄存器结合在一起的相位累加器设计在节约资源方面占优势,但速度较低;而基于流水线技术的加法器和寄存器分开设计的相位累加器在速度方面占优势,但是以牺牲资源为代价。利用二者的优势,下面采用基于流水线技术的加法器与寄存器结合在一起进行相位累加器的设计。 4 基于线条技术的加权工具和记录相结合的相位疲劳工具设计 4.1 加法器进位控制 八位相位累加器的四级流水线设计,加法器采用5级锁存,4级加法,最前的一级实现2位数的相加,后面3级加法器实现2位数与一个进位的相加,整个加法器的速度由2位加法器决定,Verilog HDL源程序如程序3所示。 Verilog HDL源程序3: 4.2 直接数字频率合成器设计 八位相位累加器的四级流水线设计的仿真结果如图5所示,其中ina为相位累加器的输入控制字,在设计直接数字频率合成器时根据所需的频率控制字加以设定。由M=2N/ina,其中N为相位累加器的位数,M为相位累加器输出sum的变化周期,则M=8。 5 利用线索技术的加法器与设备的组合设计 从各自的仿真结果可见它们完成的功能是完全一致的,从速度和资源占用比较(如表1、2所示)中可以看出采用流水线技术的相位累加器的速度是