北京大学《集成电路原理与设计》课件-第7章 MOS存储器.pptVIP

* CMOS单元结构 TFT负载的CMOS单元 * SRAM Characteristics * 通过多级译码，限制扇入，提高速度 ? ? ? ? ? ? A 2 A 2 A 2 A 3 WL 0 A 2 A 3 A 2 A 3 A 2 A 3 A 3 A 3 A 0 A 0 A 0 A 1 A 0 A 1 A 0 A 1 A 0 A 1 A 1 A 1 WL 1 两级译码结构：第一级称为预译码器 NAND decoder using 2-input pre-decoders * 动态电路行译码器 Precharge devices V DD f GND WL 3 WL 2 WL 1 WL 0 A 0 A 0 GND A 1 A 1 f WL 3 A 0 A 0 A 1 A 1 WL 2 WL 1 WL 0 V DD V DD V DD V DD 2-input NOR decoder 2-input NAND decoder * SRAM Memory：列译码 A0 Row Decoder BL WL[0] A1 A2 Column Decoder sense amplifiers write circuitry !BL WL[1] WL[2] WL[3] bit line precharge 2 bit words clocking and control enable read precharge BL[i] BL[i+1] * 列译码器：基于传输管的4选1 优点:速度快，从位线到数据端只有一个传输管的延迟 缺点:需要晶体管数目多 2-input NOR decoder A 0 S 0 BL 0 BL 1 BL 2 BL 3 A 1 S 1 S 2 S 3 D * 4-to-1 树形列译码器 BL 0 BL 1 BL 2 BL 3 D A 0 A 0 A 1 A 1 缺点:速度慢，从位线到数据端有2个传输管的延迟 优点:需要晶体管数目少 A 0 S 0 BL 0 BL 1 BL 2 BL 3 A 1 S 1 S 2 S 3 D * SRAM的位线结构:位线预充 . . . Bit Line Precharging equalization transistor Static Pull-up Precharge BL !BL clock Clocked Precharge !BL BL * 外围电路：灵敏放大器 A0 Row Decoder BL WL[0] A1 A2 Column Decoder sense amplifiers write circuitry !BL WL[1] WL[2] WL[3] bit line precharge 2 bit /word clocking and control enable read precharge BL[i] BL[i+1] * Sense Amplifiers t p C D V × I av ---------------- = make D V as small as possible small large 对于规模较大的存储器，读出需要灵敏放大器加快读出速度 output input s.a. small transition * Sense Amp Operation D V (1) V (1) V (0) t V PRE V BL Sense amp activated Word line activated * 差分结构SA M 4 M 1 M 5 M 3 M 2 V DD bit bit SE Out y * Differential Sensing ― SRAM * 基于锁存器的SA Initialized in its meta-stable point with EQ Once adequate voltage gap created, sense amp enabled with SE Positive feedback quickly forces output to a stable operating point. EQ V DD BL BL SE SE * 一个SRAM的总体结构 * MOS存储器结构 存储器分类 MOS存储器结构 外围电路 * 第七章 MOS存储器 7.2 MOS存储器单元 * MOS存储器单元 DRAM单元 SRAM单元 ROM单元 * DRAM单元结构和工作原理 存储电容Cs=A(Cox+Cj) * DRAM单元工作过程 X 信息的写入 * 信息的读取 预备动作：位线预充电 过程：字线高电平-〉门管导通-〉 存储电容和位线电容发生电荷分享 X * 为了反映DRAM单元读出特性，引入单元