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一种多路分时复用抗混叠滤波器的设计 ad7606是一种通用的模型转换和芯片采集设备，支持8个通道的模拟输入信号的同步采样。芯片本身带有二苯基巴巴沃斯抗混重叠滤波器。在输入电压范围为±5 V时，-3 dB对应的信号频率是15 kHz，输入电压范围为±10 V时，-3 dB对应的信号频率是23 kHz。 在应用于飞行试验的网络化通用机载采集系统中，AD7606被用于模拟信号采集模块的前端模数转换，该模拟信号采集模块的工作机制是：AD7606为同步采样，超采样速率200 kHz,FPGA控制A/D的读取速率为64 kHz，各个通道的采样率可通过地面管理软件进行配置，通道采样率具体为：16 Hz、32 Hz……32 kHz，以2为幂指数倍增。根据配置，各个模拟通道会对数据进行抽取，降低采样率，最后将信号经过半带数字滤波器，再进行数据的输出 在网络化机载采集设备进行信号采集恢复过程中，模拟信号数据经地面软件恢复后进行幅频特性分析，存在以下问题： 1）信号出现混叠现象，数据恢复之后出现失真； 2）高频信号被采样进入低频频段。 1 混合重叠失真分析 1.1 采样系统信号幅频混叠问题分析 在本机载采集系统中，数字信号经过64 kHz采样之后会进行整数抽取，这就涉及倒了信号的抽取问题。 抽取原理：针对输入信号等间隔取出数据一次重新排列即可。对信号进行整数抽取之后，信号的幅频特性会发生变化。数字信号的幅频是周期性的，周期等于采样率。整数D抽取之后，降低了采样率，则抽取后信号的幅频周期降为原来的1/D。 假设某一系统中，模拟信号只在0～2（单位，以下同）的频率范围内有信号，利用6的速率进行A/D采样，则采样后的信号没有幅频混叠，幅频周期为6，信号的幅频如图1所示。如果对采样率为6的信号进行2倍抽取，抽取后信号幅频周期降为3，幅频形状未发生改变，但是周期缩短了，就可能导致信号幅频出现混叠问题。 因此，为了避免幅频混叠现象的出现，只有在抽取之后的抽样率仍然符合抽样定理的要求时才能够无失真的还原信号，否则就需要采取一定的措施 1.2 抗混叠滤波器混叠问题的模拟研究 数字信号采样率最初为32 kHz，则其幅频是周期性的32 kHz，经过D抽取之后，信号幅频周期降为原周期的1/D。根据AD7606自身抗混叠滤波器的幅频特性，在输入电压范围为±5 V时，-3 dB对应的信号频率是15 kHz，输入电压范围为±10 V时，-3 dB对应的信号频率是23 kHz。 将数据进行整数抽取（如D=2），频谱周期降低为16 kHz。由于A/D模拟抗混叠滤波器在-3 dB处的信号频率是15 kHz，此时的信号频谱周期是16 kHz，结合上文中整数抽取时的规律，则判定出现了信号的混叠问题，虽然抽取之后有半带滤波器的Fc=Fs/4进行数字滤波，但是高频信号在抽取阶段就已经进入了低频频段，出现混叠，同时过渡带较宽，见图2。 针对设备在信号采集过程中出现的混叠问题，通常采取的措施是抗混叠滤波器 在飞行试验过程中，同时存在着分布于整个频段内的白噪声，对于该机载采集系统的数字信号处理，为了抑制噪声，同时为了避免信号频谱混叠，在信号处理过程中增加抗混叠数字滤波器是十分必要的。 2 采集多次信号的滤波器设计 进行FPGA内数字滤波器自定义设计的技术要求： 1）在有用信号的频带内波纹系数满足要求； 2）在进行多速率处理后，不产生幅频混叠问题； 3）滤波器占用资源少，运算速度快 2.1 duc电路 CIC滤波器常用于通信行业，一般用于数字变频系统，如数字下变频（DDC）与数字上变频（DUC）。其特点是结构简单，没有乘法器，只通过加法器、积分器和寄存器组成，适用于多速率处理条件，同时是一种零点相消的FIR滤波器 式中，M为滤波器的长度。CIC本质上也是一种具有线性相位的特殊fir滤波器，系统函数为 对式（1）进行傅里叶变换，得到CIC幅频特性函数。 2.2 cic结构模型 CIC滤波器常用于通信行业，单级CIC的结构由一级积分器和一级梳状滤波器构成，如图3所示。 梳状滤波器可以经过等效变换，结构如图4所示。 2.3 抗混叠滤波器的仿真 CIC滤波器常用于通信行业，通过用Matlab对CIC的幅频特性进行仿真 从图5可以看出，一级CIC滤波器下，虽然滤波器的长度M改变，但是第一旁瓣阻带衰减基本维持不变。 如果对五级CIC进行级联，则能够实现旁瓣衰减60 dB，基本满足设计要求，但是带来的负面影响则是通带衰减明显增加，如图6。对五级不同抽取系数的CIC幅频特性进行仿真可以发现，在归一化的通带频率为0.2的通带衰减而言，级数越多，衰减幅度越大。对于给定的通带衰减要求，多级CIC滤波器的通带范围要低于一级滤波器，见图7。 针对五级CIC级联带来的负面因素，一般的解决方案是五级CIC之后级联一个补偿FI