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基于fpga的sdi视频传输系统设计 在红色图像设计中，模拟视频输出通常用于在监视器上直接图像。为了将现有的模拟视频系统连接到数字矩阵视频系统，需要将模拟视频转换为sdi信号。SDI接口作为当前主要的数字视频外部接口, 可以实时地传送无压缩的视频数据, 其高质量的视频信号, 对我国视频监控系统及广电设备而言具有重要作用。目前, 国际上如NS、GENNUM公司针对广电行业的SDI芯片种类繁多, 但价格普遍较高。一方面采用这种专用的SDI转换芯片实现SDI视频接口的方案对于安防行业来说并不太合适。安防产品出货量大, 对成本控制非常严格。同时鉴于安防领域对低成本SDI标准视频接口的要求。另一方面在红外成像处理设计中, 基于FPGA+Nios软核的构架, 可以利用FPGA来实现SDI标准的视频输出, 减少其他视频转换芯片的使用而节约成本和减少硬件设计空间。本文提出了一种以FPGA作为视频接口转换芯片的更加灵活的低成本解决方案。该方案采用FPGA内部逻辑资源实现SDI标准时序, 并结合外部线缆驱动的方式实现SDI视频数据的传输。 1 sdi视频传输系统 本文提出的SDI视频传输系统以Altera公司的一款EEPP33SS系列FFPPGGAA作为核心器件, 采用VVHHDDLL语言生成ITU-R BT656格式的并行测试图像数据, 然后实现数据的并串转换以及SDI信号编码, 最后FPGA输出的串行数据经过线路驱动输出幅度为800 m V的标准SDI信号。 SDI接口采用75欧同轴电缆传输未经压缩的数字视频信号, 在SMPTE259M中规定了A、B、C、D 4种标准, 传输速率分别为143 Mbit/s、177 Mbit/s、270 Mbit/s、360 Mbit/s, 其中最常见的是270Mbit/s 本文提出的SDI视频传输系统包括软件设计和硬件设计两部分。软件设计包括采用VHDL语言生成测试图像数据, 完成并行数据的并串转换以及SDI信号编码。硬件设计完成对FPGA输出差分信号的线缆驱动。本设计中并串转换模块的读存储器时钟为270 MHz, 而Altera公司EP3S系列FPGA内嵌SRAM支持最高600 M时钟的读写操作, LVDS接口支持最高800 MHz速率的数据传输, 因此完全满足设计要求。另外, 由于FPGA引脚输出的差分信号满足ANSI/TIA/EIA-644 LVDS标准, 与SDI接口遵循的SMPTE259M标准不兼容, 因而需要对其进行线缆驱动, 以满足SDI视频采集卡的接收要求。具体设计方案见第2节。 2 系统的具体设计 2.1 并串转换电路 本设计首先采用VHDL语言生成ITU-R BT656格式的并行测试图像数据流 数据流数据宽度为10 bit, 包含4:2:2的YCb Cr视频数据, 并内嵌有水平同步控制信号。一帧测试图像数据包含625行, 每行1728 bit。其中23~310行是偶场视频数据, 336~623行是奇场视频数据, 其余为垂直控制信号 图像数据的并串转换仍然采用VHDL语言实现:在FPGA内部, 并串转换模块将满足ITU656标准的并行数据流在字节时钟 (27 MHz) 的控制下并行写入移位寄存器, 然后在位时钟 (270 MHz) 的控制下串行读出, 完成并串转换, 产生270 Mbps的串行图像数据流。 最后, 串行数据再通过SDI信号编码——扰码和NRZ-NRZI编码转换为SDI视频数据。扰码操作先将信号编码为NRZ (不归零) 扰码信号, 再把NRZ扰码信号转换成对电平极性不敏感、只对电平极性变换敏感的NRZI (倒相不归零) 信号。 在数据传输时, 首先需要通过生成多项式 (1) 的计算: 形成NRZ (不归零) 信号。目的是重新排列串行数据流, 减小长串的连“0”和连“1”, 从而使电平跳变多、时钟信息丰富。其次, 串行数据中如果“0”电平或“1”电平持续的次数过多的话, 在接收端不利于从接收数据信号中恢复时钟信号。因此利用生成多项式 (2) 对NRZ信号作第2次计算: 得到NRZI (倒相不归零) 信号。 扰码模块的原理图框图如图3所示 2.2 ccllcc00010芯片 经过扰码形成的SDI数据流通过FPGA的LVDS引脚以差分信号形式输出, 然后进行线缆驱动。线路驱动选用国家半导体公司的CLC001芯片, 该芯片采用33..33 VV电源供电。该芯片专为SSMMPPTTEE 225599MM串行数字视频和IITTUU--TTGG..770033串行数据传输而设计, 在7755ΩΩ同轴线缆上最高传输速率可达662222 MMbbppss。CCLLCC000011输出电压幅度可以通过调节一个外部参考电阻的阻值来改变, 该电阻的典型值为11..9911 kkΩΩ (输出幅值880