《VerilogHDL负责数字电路设计（AI助学版）》课件 5 - 4 基本时序单元调用模.pptxVIP

5.2基本时序单元调用模?

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信号位宽I/O描述clk1I时钟信号，占空比为50%的方波reset1I异步复位信号，高电平有效count4O在reset信号为低电平的情况下，对输入时钟的上升沿进行计数。完成4位十六进制数0、1、2、3、4、5、6、…、E、F的循环计数。时钟clk的上升沿更新数据

计数器从reset为0后的第一个时钟clk的上升沿开始循环计数，然后每过一个时钟，计数器的值加1，循环往复

modulecount4(clk,reset,count);inputreset,clk;output[3:0]count;wire[3:0]AddOut;fulladd4adder(.sum(AddOut),.c_out(),//向上进位.a(count),.b(1b1),.c_in(1b0)//下进位);//DFF表示调用的D触发器为异步清零的D触发器DFFdff1(.D(AddOut[3]),.CLK(clk),.RES(reset),.Q(count[3]),.NQ());DFFdff2(.D(AddOut[2]),.CLK(clk),.RES(reset),.Q(count[2]),.