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基于niosii嵌入式处理器的sopc的接口接口 1 sopc系统的接口改造 目前，sopc技术已成为套接字机设计的趋势。Altera公司的SOPC Builder能方便的构建一个基于FPGA的SOPC系统。用户在系统构件库中挑选所需的构件,设置相关参数,SOPC Builder自动生成一个以Avalon总线连接各个模块的SOPC系统。SOPC Builder的构件库中包含了一些常用的外设,对于一些库中没有提供的器件,需用户自定制接口接入。当此接口需完成一些具体的功能时,则需要用HDL语言描述定制模块,如果只需接入总线,则可采用直接与总线相连或通过I/O口的方式接入,以构建一个SOPC系统。前者利用SOPC Builder中的新模块定义功能定制一个时序上的转换逻辑,将外设直接接入总线,并编写相关的软件对其进行操作,当对Avalon总线规范及外设控制时序很了解时,这是一种很方便的方法。后者通过I/O口将外设接入总线,在硬件的接入上很直观,但需要根据外设的控制时序去编写相关的控制时序模拟程序,对时序的要求比较严格。本文将用以上两种方法将USB控制芯片372接入Avalon总线,并在FPGA上实现。 2 引脚选择引脚 CH372芯片在本地端提供了通用的被动并行接口,包括:8位双向数据总线D7~D0、读选通输入引脚RD#、写选通输入引脚WR#、片选输入引脚CS#、中断输出引脚INT#以及地址输入引脚A0。CH372芯片的读写时序图如下: A0=0 WR=0写入数据,A0=1 WR=0写入命令,A0=0 WR=0读出数据 TASWR/RD前的地址输入建立时间(建立时间)典型值大于5ns TWW/TRW有效的写/读选通脉冲WR/RD的宽度(等待时间)典型值90到10000ns TAHWR/RD后的地址输入保持时间(保持时间)典型值大于5ns 3 avalon总线数据码解析 Avalon总线是Altera公司发布的一种将处理器及周边外设互联的一种片上总线。将外设CH372直接接入Avalon总线,是根据Avalon总线规范和外设的时序控制要求,通过在SOPC Builder中利用New component edit自定义模块,在singnals和interface选项做出相应的设置,使得此模块符合Avalon总线规范和372的时序要求,再编写相关软件进行读写。 3.1 ch372信号对应于avalon线的信号类型 3.1.1 avalon表面名称的由来 Avalon总线规范不要求外设必须包含哪些信号,它只定义了外设可以包含的信号类型,如地址,数据,时钟等。Avalon总线规范不规定Avalon外设的命名规则。不同信号类型的作用是预先定义的,而型号的名称则是由外设决定的。Avalon总线规范给出了这样一些预先定义的型号类型:全局时钟clk,来自Avalon总线模块的地址线address,读使能read,读数据信号readdata,写使能write,写数据信号writedata,中断请求irq等。 3.1.2 脚结构输入引脚 对于我们要接入的CH372有这样一些信号线:8位双向数据总线D7~D0、读选通输入引脚RD#、写选通输入引脚WR#、片选输入引脚CS#、中断输出引脚INT#以及地址输入引脚A0。要想将其接入Avalon总线,则需要做一些逻辑上的转换,让其符合Avalon总线规范,在SOPC Builder中的new component edit的设计如下: 3.2 ch372序列和avalon线程读取序列一致 3.2.1 avalon线程序记录时间 Avalon总线端口的传输也要遵循一定的方式,以下只介绍和372读写相关的几种模式。 (1) 固定等待周期的写入过程 如上图,等待了几个周期及address,chipselect等信号稳定了几个周期后,从端口才捕捉来自Avalon总线的数据信号。 (2) 记录数据在使用作用前后和稳定一个时间的情况,即财产 有一些外设要求address,chipselect,writedata各种控制信号需要在写使能信号write有效前后能稳定一段时间,分别叫做建立时间和稳定时间。 读过程和写过程相同,只是没有保持时间。 3.2.2 avalon总线运行要求 如前所述,372的读写也有一定的要求,如图1,2所示,其写过程要求在写使能信号有效前和失效后分别有建立时间TAS和保持时间TAH,并且写使能信号有一个持续时间TWW,写使能信号有一个持续时间就对应于固定等待周期;其读过程要求在读使能信号有效前有建立时间TAS,并且读使能信号有一个持续时间TWW,读使能信号有一个持续时间也对应于固定等待周期;要使得Avalon总线的读写时序和372的一致,需在new component edit中作相应的设置,其SOPC